EDA技术习题.

第一章EDA技术概述

填空题

1.一般把EDA技术的发展分为_______、_______和________三个阶段。

2.在EDA发展的_________阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成

电路版图编辑、印刷电路板（PCB）布局布线等工作。

3.在EDA发展的_______阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开

始用计算机将许多单点工具集成在一起使用。

设计流程包括_________、__________、__________和_________四个步骤。

的设计验证包括________、__________和_________。

的设计输入方式主要包括________、________和_________。

7.文本输入是指采用_________进行电路设计的方式。

8.功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称

为_______。

9.时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为________

或_______。

10.当前最流行的并成为IEEE标准的硬件描述语言包括_________和________.

11.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常

用的并称之为_______的设计法。

工具大致可以分为________、_______、_______、________以及_____等5个模块。

1 / 26

13.将硬件描述语言转换为硬件电路的重要工具称为_______。

单项选择题

1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来,并送入计算机的过程称为( ).

①设计输入②设计输出③仿真④综合

2.在设计输入完成后，应立即对设计文件进行（）

①编辑②编译③功能仿真④时序仿真

3.在设计处理工程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（）①熔丝图②位

流数据③图形④仿真

4.在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是生成（）①熔丝图②

位流数据③图形④仿真5．在C语言的基础上演化而来的硬件描述语言是（）

①VHDL②Verilog HDL③AHD④CUPL

6.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（）设计法。

①底向上②自顶向下③积木式④定层

7.在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（）。

①仿真器②综合器③适配器④下载器

8.在EDA工具中，能完成在目标系统器件上布局布线软件称为（）

①仿真器②综合器③适配器④下载器1．4同步练习参考答案

填空题

2 / 26

1．CAD、CAE、EDA

2．CAD

3．CAE

4．设计准备、设计输入、设计处理、器件编程

5．功能仿真、时序仿真、器件测试

6．文本输入方式、图形输入方式、波形输入方式

7．硬件描述语言

8．前仿真

9．后仿真、延时仿真

10．VHDL、Verilog HDL

11．自顶向下

12．设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器13．HDL综合

器

单项选择题

1．①2.②3.①4.②5.②6.②7.②8.③

第二章EDA工具软件的使用方法

填空题

3 / 26

sⅡ支持________,__________和_______等不同的编辑方式.

2.用QuartusⅡ的输入法设计的文件不能直接保持在根目录上,因此设计者在进入设计前,应当在计

算机中建立保存文件的_________.

nctions是QuartusⅡ的_______库,包括参数可定制的复杂逻辑模块。

sII的______元件库包括各种逻辑门，触发器和输入输出端口等。

s工程中顶层文件的文件名必须和__________的名称一致.

sII的分析与综合优化设置中，提供了________,________和________三种优化选择.

7.指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为______.

s的完整编译过程包含________,_________,__________和_________四个环节.

9.在完成设计电路的输入输出端口与目标芯片引脚的锁定后,再次对设计电路的仿真称为_______

或_______.

10.以EDA方式实现的电路设计文件,最终可以编程下载到_________或_________芯片中,完成硬件设

计和验证.

sII的嵌入式逻辑分析仪__________是一种高效的硬件测试工具，可以通过__________接

口从运行的设计中捕获内部信号的波形。

12.用嵌入式逻辑分析仪捕获16位总线的信号，如采样深度为2K，则需要消耗______字节的嵌入

式RAM容量。

13.在QuartusII中利用__________可以观察设计电路的综合结果。

14.在给可编程逻辑器件编程时，常用的下载线有_________和__________.单项选择题

4 / 26

1.下列硬件描述语言中，QuartusⅡ不支持的是( ).

①VHDL②SystemC③AHDL④VerilogHDL

2. QuartusⅡ工具软件具有( )等功能.

①仿真②综合③设计输入④以上均可

3.使用QuartusⅡ工具软件实现原理图设计输入,应创建( )文件.

①bdf②vhd③bsf④smf4. QuartusⅡ的设计文件不能直接保护在( ).

①硬盘②根目录③文件夹④工程目录

5.在QuartusⅡ的原理图文件中,正确的总线命名方式是（）。

①a[8]②a[7..0]③a[7:0]④a[7 downto 0]6．在QuartusⅡ集成环境下为图形文件产生一个元件符

号的主要用途是（）。

①仿真②编译③综合④被高层次电路设计调用7．在QuartusⅡ中，不能作为工程顶层文件的格

式为（）。

①bdf②v③vhd④smf

8．下列选项中，可以用作QuartusII工程顶层实体名的是（）。

①计数器②XNOR

③WRONG④DFF

9．QuartusⅡ的波形文件类型是（）.

①.mif②.vwf③.vhd④.v

5 / 26

sⅡ的存储器初值设定文件类型是（）。

①.bsf②.mif③.vwf④.smf

2.4同步练习参考答案

填空题

1．图形、文本、状态机

2．工程目录（文件夹）

3．宏功能元件（参数可设置强函数元件）

4．primitives

5．顶层实体

6．平衡、面积、速度

7．引脚锁定

8．分析与综合、适配、编程、时序分析

9．时序仿真、后仿真

10．FPGA、CPLD

11．SignalTapII、JTAG

12．4K

13．RTL阅读器

6 / 26

14．ByteBlaster、USB Blaster

单项选择题

1．②2.④3.①4.②5.②

6.④7.④8.③9.②10.②

三、VHDL

填空题

1．IEEE于1987年将VHDL采纳为________标准.

2．一般将一个完整的VHDL程序称为________.

3．VHDL设计实体的基本结构由_________,____________,_________,__________和_________等部分构

成.

4．__________和_________是设计实体的基本组成部分,它们可以构成最基本的VHDL程序.

5．IEEE于1987年公布了VHDL的_________语法标准.

6．IEEE于1993年公布了VHDL的_________语法标准.

7．根据VHDL语法规则,在VHDL程序中使用的文字,数据对象,数据类型都需要____________.

8．在VHDL中最常用的库是____________标准库,最常用的程序包是_____________程序包.

9．VHDL的实体由_________部分和________组成.

10．VHDL的实体声明部分指定了设计单元的________或_________,它是设计实体对外的一个通信

界面,是外界可以看到的部分.

7 / 26

11．VHDL的结构体用来描述设计实体的__________或________,它由VHDL语句构成,是外界看不

到的部分.

12．在VHDL的端口声明语句中,端口方向包括_________,___________,___________和__________.

13．VHDL的字符是以________括起来的数字，字母和符号。

14．VHDL的短标识符名必须以_________,后跟若干字母,数字和单个下划线构成,但最后不能为

_______.

15．VHDL’93的数据对象包括_________,____________,___________和__________,它们是用来存放

各种类型数据的容器.

16．VHDL的变量(VARIABLE)是一个_________,只能在进程,函数和过程中声明和使用.17．VHDL

的信号(SIGNAL)是一种数值容器,不仅可以容纳_________,也可以保持_________.

18．VHDL’87的数据类型包括________,_________,___________和___________.19．VHDL的标量型

(Scalar Type）是单元素的最基本数据类型，包括

________,_________,________和________.

20．在VHDL中,标准逻辑位数据有________种逻辑值.

21．VHDL的操作符包括___________,___________,___________和__________四类.22．在VHDL中,

预定义的________可用于检出时钟边沿,完成定时检查,获得未约束的数据类型的范围等.

23．VHDL的基本描述语句包括_________和__________.

24．VHDL的顺序语句只能出现在_________,_________和_______中,是按程序书写的顺序自上而下,

一条一条的执行.

25．VHDL的并行语句在结构体中的执行是_________的,其执行方式与语句书写的顺序无关.

8 / 26

26．VHDL的PROCESS(进程)内部是由___________组成的,但PROCESS语句本身却是___________.

27．VHDL的子程序有__________和______________两种类型.

28．VHDL的过程分为过程首和过程体两部分,如需在不同实体中调用需要将它们装入

_______________中.

29．VHDL的函数分为____________和_____________两部分,如需在不同实体中调用需要将它们装入

程序包(Package)中.

30．程序包是利用VHDL语言编写的,其原程序也需要以_______文件类型保存.单项选择题

1. IEEE于1987年公布了VHDL的（）语法规则。

①IEEESTD1076-1987②RS232

③_LOGIC_1164④IEEE STD 1076-1993

2. IEEE于1993年公布了VHDL的（）语法规则。

①IEEESTD1076-1987②RS232

③_LOGIC_1164④IEEE STD 1076-1993

3.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）。

①设计输入②设计输出③设计实体④设计结构

4. VHDL的设计实体可以被高层次的系统( ),成为系统的一部分.

①输入②输出③仿真④调用

5. VHDL最常用的库是( )标准库.

9 / 26

①IEEE②STD③WORK④PACKAGE

6.在VHDL的端口声明语句中,用( )声明端口为输入方向.

①IN②OUT③INOUT④BUFFFR

7.在VHDL的端口声明语句中,用( )声明端口为输出方向.

①IN②OUT③INOUT④BUFFFR

8.在VHDL的端口声明语句中,用( )声明端口为双向方向.

①IN②OUT③INOUT④BUFFFR

9.在VHDL的端口声明语句中,用( )声明端口为具有读功能的输出方

向.①IN②OUT③INOUT④BUFFFR

10.在VHDL中用( )来把特定的结构体关联一个确定的实体,为一个大型系统的设计提供管理和

进行工程组织.

①输入②输出③综合④配置

11.在VHDL中,45_235_287属于( )文字.

①整数②以数制基数表示的③实数④物理量

12.在VHDL中,88_670_551.453_909属于( )文字.

①整数②以数制基数表示的③实数④物理量

13.在VHDL中,16#FE#属于( )文字..

①整数②以数制基数表示的③实数④物理量

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14.在VHDL中,100m属于( )文字.

①整数②以数制基数表示的③实数④物理量

15.在VHDL短标识符命名规则中,以( )开头的标志符是正确的.

①字母②数字③字母或数字④下划线

16.在下列标志符中,( )是VHDL的合法标志符.

①4h_adder②h_adder_③h_adder④_h_adde

17.在VHDL中,( )不能将信息带出对它定义的当前设计单元。

①信号②常量③数据④变量

18.在VHDL中，（）的赋值是立即发生的，不存在任何延时的行为。

①信号②常量③数据④变量

19.在VHDL中，为目标变量的赋值符号是（）。

①=：②=③∶=④<=

20.在VHDL中,为目标信号的赋值符号是( ).

①=:②=③:=④<=

21.在VHDL中,在定义信号时,可以用( )符号为信号赋初值.

①=:②=③:=④<=22.在VHDL中,( )是单元素的最基本数据类型,通常用于描述一个单值的数

据对象.①标量型②复合类型③存取类型④文件类型

23.在VHDL中,数组型(Array)和记录型(Record)属于( )数据.

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①标量型②复合类型③存取类型④文件类型

24.在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有( )种逻辑

值.①2②3③8④9

25.在VHDL的IEEE标准库中,预定义的位数据类型BIT有( )种逻辑值.①2②3③8④9

26.在VHDL的IEEE标注库中,预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用(

表示的.

①小写字母②大写字母③大或小写字母④全部是数字

27.在VHDL中,加”+”和减”-“算术运算的操作数据是( )数据类型.

①整型②实型③整型或实型④任意类型

28.在VHDL中，可以用“*”和除“/”算术运算的操作数据是（）。

①INTEGER②STD_LOGIC③BIT_VECTOR④BOOLEAN

29.在VHDL中，用语句（）表示检测clock的上升沿。

①clock’EVENT②clock`EVENT AND clock=’1’

②clock=’1’④clock`EVENT AND clock=’0’

30.在VHDL中，用语句（）表示检测clock的下降沿。

①clock’EVENT②clock’EVENT AND clock=’1’

③clock=’0’④clock’EVENT AND clock=’0’

31.在VHDL中IF语句中至少应有1个条件语句，条件语句必须由（）表达式构成。

12 / 26

)

①BIT②STD_LOGIC③BOOLEAN④任意

32.在VHDL的CASE语句中,条件句中的"=>"不是操作符,它只是相当于( )的作

用.①IF②THEN③AND④OR

33.在VHDL的FOR_LOOP语句中循环变量的一个临时变量,属于LOOP语句的局部变量,( )事

先声明.

①必须②不必③其类型要④其属性要

34.在VHDL中，预计“FOR n IN 0 TO 7 LOOP”定义循环次数是（）次。

①8②7③0④1

35.在VHDL中，下列用法中可以综合的是（）。

①WAIT②WAIT FOR③WAIT ON④WAIT UNTIL

36.在VHDL的并行语句之间，可以用（）来传送往来信息。

①变量②变量和信号③信号④常量

37.在VHDL中，PROCESS结构内部是由（）语句组成的。

①顺序②顺序和并行③并行④任何

的块语句是并行语句结构，它的内部是由（）语句构成的。

①并行和顺序②顺序③并行④任意

39.在VHDL中，条件信号赋值语句WHEN_ELSE属于( )语句.

①并行和顺序②顺序③并行④任意

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40.在元件例化(COMPONENT)语句中,用( )符号实现名称映射,将例化元件端口声明语句中的信

号名与PORT MAP()中的信号名关联起来.

①=②：=③<=④=>

41. VHDL的STD库包含TEXTIO程序包,它们是文件( )程序包.

①输入②输入/输出③输出④编辑

42. VHDL的WORK库是用户设计的现行工作库,用于存放( )的工程项目.①用户自己设计②

公共程序③共享数据④图形文件

43.在VHD中,为了使已声明的数据类型,子程序,元件能被其他设计实体调用或共享,可以把它们汇

集在( )中.

①实体②程序库③结构体④程序包

3.4同步练习参考答案

填空题

#1076

2.设计实体

3.库、程序包、实体、结构体、配置

4.实体，结构体

STD 1076-1987（即VHDL’87）

STD 1076-1993（即VHDL’93）

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7.预先定义

，STD_LOGIC_1164

9.实体声明,结构体

10.输入/输出端口,引脚

11.逻辑结构,逻辑功能

(输入)、OUT(输出)、INOUT（双向）、BUFFER（具有读功能的输出）

13.单引号

14.字母开头，下划线

15.变量、常量、信号、文件

16.局部变量

17.当前值，历史值

18.标量型、复合型、存取类型、文件类型

19.实数类型、整数类型、枚举类型、时间类型

20.9

21.逻辑操作符（LogicOperator）、关系操作符（RelationalOperator）、算术操作符（Arithmetic

Operator）、符号操作符（Sign Operator）

22.属性描述语句

23.顺序语句()Sequential Statements),并行语句（Concurrent Statements）

15 / 26

24.进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）

25.并行运行

26.顺序语句，并行语句

27.过程（PROCEDURE），函数（FUNCTION）

28.程序包（Package）

29.函数首，函数体

单项选择题

1.①2.④3.③4.④5.①6.①7.②8.③9.④10.④11.①12.③13.②14.④

15.①16.③17.④18.④19.③20.④21.③22.①23.②24.④25.①26.②27.①28.①29.②30.④31.③32.

②33.②34.①35.④36.③37.①38.③39.③

40.④41.②42.①43.④

第四章Verilog HDL

填空题

1．一个基本的Verilog HDL程序由__________构成.

2．一个完整的Verilog HDL设计模块包括:__________,______,_________,和__________4个部分.

3．Verilog HDL的模块端口定义用来声明电路设计模块的_________和____________.4．Verilog

HDL的模块Verilog HDL模块的T/O声明用来声明模块端口定义中各端口数据流动方向,包括

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________,_______,和_____________.

5．Verilog HDL的功能描述是用来描述设计模块的_________和模块端口间的_____________.

6．Verilog HDL的功能描述可以用________,_________,__________和__________等方法来实现,通常

把确定这些设计模块描述的方法称为建模.

7．在Verilog HDL中的常数包括_________,______________和__________三种.8．Verilog HDL的数

字可以用___________,_____________,____________和___________4种不同数制来表示.

9．Verilog HDL的字符串是用双引号括起来的_________,它必须包含在___________.10．Verilog

HDL的简单标识符可以是字母,数字，下划线"_"和货币符号"$"等符号组成的任意序列,但首字符不能是

________.

11．Verilog HDL的标识符的字符数不能多于___________个.

12．在定义Verilog HDL的标识符时.大小写字母是________的.

13．如果VerilogHDL操作符的操作数只有1个,称为________操作;如果操作符的操作数有2个,称

为________操作;如果操作符的操作数有3个,称为__________操作.14．在进行VerilogHDL的位运算时,

当两个操作数的位宽不同时,计算机会自动将两个操作数按______对齐,位数少的操作数会在高位用

________补齐.

15．在进行VerilogHDL的关系运算时,如果关系是真,则计算结果为_________;如果关系是假,则计

算结果是___________;如果某个操作数的值不定,则计算结果为

________________.

16．在Verilog HDL的"与缩减"运算中,只有操作数中的数字全为_______时,结果才为

1.

17 / 26

17．Verilog HDL的条件操作符"?:"的操作数有____个.

18．Verilog HDL的变量分为__________和____________两种.

19．VerilogHDL的register型变量是一种数值容器,不仅可以容纳_____,也可以保持___,这一属性

与触发器或寄存器的记忆功能有很好的对应关系.

20．在Verilog HDL中register型变量有_____,_____,____和____4种.

21．Verilog HDL的连续赋值语句的关键字是_______,赋值符号是_____________.22．在

VerilogHDL的阻塞赋值语句中,赋值号”=”左边的赋值变量必须是__________型变量.

23．在Verilog HDL的非阻塞赋值语句中,赋值号是________,赋值变量必须是_________型变量.

24．在Verilog HDL的if语句中,系统对表达式的值进行判断,若值为0,x或z,则按_______处理,若

为1,则按_______处理.

25．在Verilog HDL中,使用_________关键字说明事件时有输入信号的上述沿触发的;使用

_________关键字声明事件是由输入信号的下降沿触发的.

26．Verilog HDL的always块语句中的语句是_________语句,always块本身却是___________语句.

27．在Verilog HDL中,行为描述包括___________,____________和____________3种抽象级别.

28．在Verilog HDL中,结构描述包括__________和___________两种抽象级别.单项选择题

1.目前Verilog HDL被IEEE公布的标准是( ).

①IEEE STD1076-1987②IEEE#1064-1995

③_LOGIC_1164④IEEESTD1076-1993

2. Verilog HDL是由（）语言演化来的。

18 / 26

①BASIC②C语言

③PASCAL④VHDL

3.一个能为VerilogHDL综合器接受，并能作为一个独立的设计单元的完整的VerilogHDL程序称

为（）。

①设计输入②设计输出③设计模块④设计结构

4. Verilog HDL的设计模块可以被高层次的系统（），成为系统的一部分。

①输入②输出③仿真④调用

5. Verilog HDL的模块端口定义用来声明电路设计模块的（）端口。

①输入②输出③双向④全部输入/输出

6.在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。

①input②output③inout④以上均可

7.在Verilog HDL的端口声明语句中，用（）关键字声明端口为输入方向。

①input②INPUT③IN④output

8.在Verilog HDL的端口声明语句中，用（）关键字声明端口为输出方向。

①input②INPUT③OUT④output

9.在Verilog HDL的端口声明语句中，用（）关键字声明端口为双向方向。

①inout②INOUT③BUFFER④buffer

10. Verilog HDL的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系，通常把确

19 / 26

定这些设计模块描述的方法称为（）。

①综合②仿真③建模④设计

11.用Verilog HDL的assign语句建模的方法一般称为（）方式。

①连续赋值②并行赋值③串行赋值④函数赋值

12.用Verilog HDL的元件例化方式建模来完成的设计一般属于（）描述方式。

①行为②结构③功能④行为和结构

13. Verilog HDL程序的每个模块的内容都是嵌在（）两语句之间。

①start和endmodule②module和end

③module和endmodule④start和endstart

14.除了end或以end开头的关键字（如endmodule）语句外，VerilogHDL的每条语句后必须

要有（）。①逗号“，”②句号“。”③分号“；”④冒号“：”

15. Verilog HDL的行注释用符号（）开始，注释到本行结束。

①/*②//③--④*/

16.在Verilog HDL的常数中，未知数字是用( )表示。

①_②X③Z④W

17.在Verilog HDL的常数中，高阻态数字是用（）表示。

①X②H③r④Z

18.在Verilog HDL的常数中，二进制数符号是用（）表示。

20 / 26

①d或D②b或B③o或O④h或H

19.在Verilog HDL的常数中，八进制数符号是用（）表示。

①d或D②b或B③o或O④h或H

20.在Verilog HDL的常数中，十六进制数符号是用（）表示。

①d或D②b或B③o或O④h或H

21. Verilog HDL的字符串是用双引号括起来的（）序列。

①可打印字符②大写字母③小写字母④字母或数字

22. Verilog HDL的简单标识符可以是字母、数字和下划线“_”和货币符号$组成的任意序列，但

首字符不能是（）。

①大写字母②小写字母③数字④下划线“_”

23.在Verilog HDL的标识符中使用字母的规则是（）。

①大小写相同②大小写不同③只允许用大写④只允许小写

24.在下列符号组中，（）不能作为Verilog HDL的标识符。

①CT7418②74LS138③_74138④CT74138_

25. Verilog HDL的关键字有97个,每个关键字全部由( )组成.

①大写字母②小写字母③大写或小写字母④大写和小写字母

26.操作符是Verilog HDL预定义的函数名字,操作符是由( )个字符组成的.①1②2③3④1~3

27.对于Verilog HDL的算术运算表达式,”13%5”,其结果值( ).

21 / 26

①13②5③3④2

28.在Verilog HDL的逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A&B”的结

果为( )

①8`b00010001②8`b11011001③8`b11001000④8`b00110111

29.在Verilog HDL的逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A|B”的结果

为( ).

①8`b00010001②8`b11011001③8`b11001000④8`b00110111

30.在Verilog HDL的逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A^B”的结

果为( ).

①8`b00010001②8`b11011001③8`b11001000④8`b00110111

31.在Verilog HDL的关系运算,如果关系是真,则计算结果是( ).

①0②1③x④z

32.在Verilog HDL的关系运算中,如果某个操作数的值不定,则计算结果为( ).①0②1③x④z

33.在VerilogHDL的缩减操作运算中,设A=8`b11010001,则”&A”的运算结果为

( ).①0②1③x④z

34.在VerilogHDL的缩减操作运算中,设A=8`b11010001,则”|A”的运算结果为

( ).①0②1③x④z

35.在Verilog HDL的转移操作运算中,用符号”>>”实现对操作数的( )操作.①逻辑右移②算

术右移③逻辑左移④算术左移

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36.在Verilog HDL的并接操作运算中,用符号”<<”实现对操作数的( )操作.①逻辑右移②算

术右移③逻辑左移④算术左移

37.在Verilog HDL的并接操作运算中，已知A=8`b11010001，B=8`b10100010,则

{A[3:0],B[5:2]}的结果是( ).

①8`b11010001②8`b101000010③8`b00011000④8`b11110000

38.在Verilog HDL的设计模块中，最常用的寄存器型变量是（）型变量。

①reg②nets③reg或nets④integer

39.在Verilog HDL中，连续赋值语句的关键字是（）。

①assign②ASSIGN③Assign④以上均可

40.在Verilog HDL中，连续赋值语句的“=”号两边的变量都应该是（）。

①wire②register③wire或register④integer

41.在VerilogHDL中，语句“always@(posedgeclk)”表示模块的事件是由clk的(

①下降沿②上升沿③高电平④低电平

42.在VerilogHDL中,语句”always@(negedgeclk)”表示模块的事件是由clk的(

①下降沿②上升沿③高电平④低电平

43.在Verilog HDL模块中,函数调用时返回一个用于( )的值.

①程序包②输入③输出④表达式

44. Verilog HDL的always块语句中的语句是( )语句.

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)触发的.

)触发的.

①顺序②并行③顺序或并行④串行

45. Verilog HDL的always块本身是( )语句.

①顺序②并行③顺序或并行④串行

4.4同步练习参考答案

填空题

1.模块（module）

2.端口定义，I/O声明，信号类型声明，功能描述

3.输入端口，输出端口

4.输入（input），输出（output），双向（inout）

5.内部结构，逻辑关系

语句，元件例化（instantiate），always块语句，initial块语句

7.数字，未知x，高阻z

8.二进制，十进制，八进制，十六进制

9.可打印字符序列，同一行中

10.数字和$

11.1023

12.不同

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13.单目，双目，三目

14.右端，0或符号位

15.1，0，x（未知）

16.1

17.3

18.网络型（nets type），寄存器型（register type）

19.当前值，历史值

,integer,real,time

，=

（寄存器）

23.<=,reg

24.假，真

e,negedge

26.顺序，并行

27.系统级（SystemLevel），算法级（AlgorithmLevel），寄存器传输级（RTL：RegisterTransfer

Level）

28.门级（GateLevel），开关级（Switch Level）

单项选择题

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1.②2.②3.③4.④5.④6.④7.①8.④9.①10.③

11.①12.②13.①14.③15.②16.②17.④18.②19.③20.④

21.①22.③23.②24.②25.②26.④27.③28.①29.②30.③

31.②32.③33.①34.②35.①36.③37.③38.④39.②40.④

41.③42.①43.①44.①45.②46.①47.④48.④49.①50.②

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