一个高精度、低成本10位数字模拟转换器的设计与实现

一个高精度◆低成本１　Ｏ位　数字模拟转换曩的设计与实现　马烨，李斌　（华南理工大学电子与信息学院，广东广州５１０６４０）　摘要：随着集成技术的日益发展，高精度的数字模拟信号转换器模块（ＤＡＣ）已经是许多芯片中不可或　缺的模块。影响数模转换精度关键的因素之一是电阻的匹配程度。本文详细地描述和实现了一个采用　ＵＭＣ　０．３５“ｍ工艺的高精度、低成本的１０位ＤＡＣ的设计电路，该电路对电阻匹配系数要求与７位ＤＡＣ　的要求相同，对工艺、版图精度的要求降低了８倍，在相同精度要求下有效减小了版图面积，降低了设　计难度和生产成本。最后在版图上采用新颖的排列方式，进一步降低了温度等因素的影响。本文设计的　ＤＡＣ的精度为ＤＮＬ范围在一０．２～＋０．２，ＩＮＬ范围在一０．６～＋０．６。该模块已经成功应用在某些驱动芯片　中。　关键字：数字模拟转换器；温度计码；电阻匹配；版图　Ｄｅｓｉｇｎ　ａｎｄ　Ｓｉｍｕｌａｔｉｏｎ　ｏｆ　ａ　ｌＯ－ｂｉｔ　Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ　ｗｉｔｈ　Ｈｉｇｈ－Ｐｒｅｃｉｓｉｏｎ　ａｎｄ　Ｌｏｗ－Ｃｏｓｔ　ＭＡ　Ｙｅ，ＬＩ　Ｂｉｎ　（Ｓｃｈｏｏｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　ａｎｄ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｅｎｇｉｎｅｅｒｉｎｇ，Ｓｏｕｔｈ　Ｃｈｉｎａ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ，Ｇｕａｎｇｚｈｏｕ　５　１０６４０，Ｇｕａｎｇｄｏｎｇ，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｗｉｔｈ　ｔｈｅ　ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　ＩＣ　ｔｅｃｈｎｏｌｏｇｙ，ｈｉｇｈ－ｐｒｅｃｉｓｉｏｎ　ｄｉｇｉｔａｌ—ａｎ￣ｏｇ　ｃｏｎｖｅｒｔｅｒ　ｍｏｄｕｌｅ（ＤＡＣ）ｈａｓ　ｂｅｅｎ　ｏｎｅ　ｏｆ　ｔｈｅ　ｉｎｄｉｓｐｅｎｓａｂｌｅ　ｍｏｄｕｌｅｓ　ｉｎ　ｃｈｉｐｓ．　Ｏｎｅ　ｏｆ　ｔｈｅ　ｍｏｓｔ　ｃｒｉｔｉｃａｌ　ｆａｃｔｏｒｓ　ｗｈｉｃｈ　ａｆｆｃｅｔ　ｔｈｅ　ｐｒｅｃｉｓｉｏｎ　ｏｆ　ｔｈｅ　ｄｉｇｉｔａｌ－ａｎａｌｏｇ　ｃｏｎｖｅｒｔｅｒ　ｉｓ　ｔｈｅ　ｒｅｓｉｓｔａｎｃｅ　ｍａｔｃｈｉｎｇ　ｄｅｇｅｅ．Ｉｎ　ｔｈｉｓ　ｐａｐｅｒ，ａ　１０一ｂｉｔ　ＤＡＣ　ｗｉｔｈ　ｈｉｇｈ—ｐｒｅｃｉｓｉｏｎ　ａｎｄ　ｌｏｗ—ｃｏｓｔ　ｉｓ　ｄｅｓｉｇｎｅｄ　ａｎｄ　ｉｍｐｌｅｍｅｎｔｅｄ　ｂｙ　０．３５　ｍ　ｐｒｏｃｅｓｓ　ｔｃｅｈｎｏｌｏｇｙ．Ｔｈｅ　ｒｅｑｕｉｒｅｍｅｎｔ　ｆｏｒ　ｔｈｅ　ｍａｔｃｈｉｎｇ　ｃｏｅｆｉｆｃｉｅｎｔ　ｏｆ　ｈｔｅ　ｒｅｓｉｓｔａｎｃｅ　ｉｎ　ｔｈｉｓ　ｃｉｒｃｕｉｔ　ｉｓ　ｔｈｅ　ｓａｍｅ　ｗｉｔｈ　ｔｈａｔ　ｏｆ　ｔｈｅ　７－ｂｉｔ　ＤＡＣ，ｗｈｉｃｈ　ｍｅａｎｓ　ｈｔｅ　ｒｅｑｕｉｒｅｍｅｎｔ　ｏｆ　ｈｔｅ　ｐｒｏｃｅｓｓ　ｔｅｃｈｎｏｌｏｇｙ　ｎａｄ　ｔｈｅ　ｐｒｅｃｉｓｉｏｎ　ｏｆ　ｈｔｅ　ｌａｙｏｕｔ　ｉｓ　ｄｅｃｒｅａｓｅｄ　ｂｙ　８　ｔｉｍｅｓ，ｒｅｓｕｌｔｉｎｇ　ｉｎ　ｌｏｗ　ｃｏｓｔ．Ｆｉｎａｌｌｙ，ｔｈｅ　ｔｅｍｐｅｒａｔｕｒｅ　ｅｆｆｅｃｔ　ｏｎ　ｔｈｅ　ｌａｙｏｕｔ　ｉｓ　ｆｕｒｔｈｅｒ　ｄｅｃｒｅａｓｅｄ　ｂｙ　ｔｈｅ　ｐｒｏｐｅｒ　ｌａｙｏｕｔ　ｏｆ　ｔｈｅ　ＤＡＣ．Ｔｈｅ　ｔｅｓｔｉｎｇ　ｒｅｓｕｌｔｓ　ｓｈｏｗ　ｈｔａｔ　ｔｈｅ　ｓｃｏｐｅ　ｏｆ　ｔｈｅ　ＤＮＬ　ｉｓ一０．２～＋０．２　ａｎｄ　ｔｈａｔ　ｏｆ　ｔｈｅ　ＩＮＬ　ｉｓ一０．６－＋０．６．Ｔｈｅ　ｐｒｏｐｏｓｅｄ　ＤＡＣ　ｈａｓ　ｂｅｅｎ　ｓｕｃｃｅｓｓｆｕｌｌｙ　ａｐｐｌｉｅｄ　ｉｎ　ｔｈｅ　ｃｏｍｍｅｒｃｉａｌ　ｍｏｔｏｒ　ｃｈｉｐｓ．　Ｋｅｙ　ｗｏｒｄｓ：ＤＡＣ；ｔｈｅｒｍｏｍｅｔｅｒ　ｃｏｄｅ；ｒｅｓｉｓｔａｎｃｅ　ｍａｔｃｈｉｎｇ；ｌａｙｏｕｔ　基金项目：国家自然科学基金２０１０年面上项目（项目批准号：６０９７６０２６）　ｈｔ｝ｎ．，＾ＡＡＡＡＡＩ　ｒ、ｊ　ｍａ，＇ｔ％－￣ｒｙｌ　

Ｉ…Ｈ巾国集成电路　甜　．　｝　■　Ｃｈｉｎａ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　一’。　１　引言　加导致了成本上升，并且这种ＤＡＣ响应速度很慢。　对于ｌ０位的ＤＡＣ需要２１０个电阻，因此该结构的　随着信息时代的飞速发展，日益精确的信息处　设计只适用于低位数的ＤＡＣ。　理芯片对数模，模数转化器（ＤＡＣ／ＡＤＣ）精度提出　本文采用一种分段阶梯的电阻网络架构设计一　越来越高的要求，高精度、低成本的数模／模数转换　个高精度１０位ＤＡＣ，有效地避免了两者的短处，同　器的设计面临着严峻的挑战。本文研究一种提高　时在版图设计上采用新颖的排列，从而使电阻匹配　ＤＡＣ转换精度的方法，并通过新颖的电路和版图结　系数要求与７位ＤＡＣ的要求相同，降低了芯片的设　构，设计了一个高精度、严格单调的数模转换器。　计难度与生产成本。　传统ＤＡＣ有两种典型的架构：Ｒ一２Ｒ阶梯式结　构和２ｎＲ结构。传统的Ｒ一２ＲＬＡＤＤＥＲ结构如图１　２分段阶梯结构ＤＡＣ　所示Ｉｌ　。　分段阶梯结构的ＤＡＣ是Ｒ一２Ｒ　结构与２ｎＲ结构的结合，是经常采　用的一种ＤＡＣ结构。分段阶梯ＤＡＣ　的示意图如图２所示。　分段阶梯结构中的关键是决定　圈１　Ｒ一２Ｒ木ｉ自形挚构　ｎ　２　Ｒ　哪几位采用温度计码（ｔｈｅｒｍｏｍｅｔｅｒ　ｃｏｄｅ），最大程度地降低脉冲尖峰对　ＤＡＣ的影响刚。很明显，使用温度计　舵？　１￣ｂｉｔ９　１　／８　１／１０２４　码结构的位数越多，对尖峰脉冲的　ｂｉｔＯ　抑制效果更好。但是采用的温度计　ＭＳＢ　ＬＳＢ　码结构位数越多，电阻个数会以指　图２分段阶梯结构的ＤＡＣ　数增长，成本也急剧地增加。因此，　该结构的特点是速度快，但对电阻的匹配与温　在选择使用温度计码结构位数和版图面积上存在一　度特性要求很高。假设图１是一个１０位ＤＡＣ，最大　个折中。从仿真的结果得出，在该１０位ＤＡＣ中采用　输出为２　ｍＶ。当输入码字是０，ｌ１１，１１１，１１１时，输　３位的温度计码能有效地抑制脉冲尖峰对性能的影　出电压是０．９９９　ｍＶ。当输入码字跳变为１，０００，０００，　响（如图３），图中曲线族是不同工艺角的仿真结　０００时，输出电压是１　ｍＶ，此时ＭＳＢ（ｍｏｓｔ　果。从图中可以看出分割位数取３的时候，尖峰脉冲　ｓｉｇｎｉｉｆｃａｎｔ　ｂｉｔ）ｂｌ０接偏置电源，其它位开关都接地。　与版图面积达到一个最理想的折中。　如果ｂｌ０位有０．００１　ｍＶ的误差将导致ＤＡＣ输出曲　因此，本文设计的ＤＡＣ高三位采用温度计码结　线的非线性，即ＭＳＢ位电阻偏差必须保证在　构，低７位采用Ｒ一２Ｒ阶梯结构。该ＤＡＣ总共包括　０．００１／１：０．１％以内，才能保证ＤＡＣ的单调性。这　１０２４个模拟输出级，采用三位温度计码的分割结构　样，对于高位数的ＤＡＣ将给版图以及工艺制程提出　将其分割成了八个１２８级的模拟输出。从图２可以　非常高的要求。　看出，右边的Ｒ一２Ｒ结构产生１２８级的模拟输出，左　２ｎＲ阶梯结构非常简单，对电阻匹配要求也很　边的分割结构控制着八个１２８级模拟输出。左边的　低。但是随着ＤＡＣ位数的增加，芯片面积也急剧增　三位分割结构由一个３—８解码器控制（如图４），其　

设计　巾国集成电路　Ｃｈｉｎａ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　表１温度计码解码器真值表　鬻搬　Ｂｉｔ　７　ＢＩｔ　８　Ｂｉｔ　９　Ａ　Ｂ　Ｃ　Ｄ　Ｅ　Ｆ　Ｇ　０　１　０　０　０　１　０　０　０　０　０　０　０　０　０　０　０　０　０　０　０　０　１　０　０　０　０　０　１　１　１　０　１　０　０　１　０　０　０　０　１　１　１　０　０　０　１　１　１　１　１　０　１　０　１　１　１　１　１　０　０　１　１　１　１　１　０　１　１　１　１　１　１　１　１　１　１　１　１　１　晶圆上分布的电阻匹配主要存在两种斜率误　图３尖峰脉冲和分割位数的关系嘲　差：线性误差和二次误差。线性误差主要是掺杂、氧　化层厚度和电源供电差异等导致的。在晶圆的ｘ　Ｙ　平面上如图５（ａ）所示。二次误差是因为温度和芯　片上的应力造成的，如图５（ｂ）所示。图５（ｃ）直观　（图中曲线簇代表不同的工艺角）　真值表如表１所示。这样分割的高三位不受电阻匹　配的任何影响，只要ＤＡＣ低七位的严格单调性就可　以保证ＤＡＣ的ＤＮＬ在一１～＋１范围内。即ＭＳＢ位　由原来的ｂｉｔ９降低到了ｂｉｔ６，对电阻匹配要求降低　了８倍，提高了ＤＡＣ产品精度与良率。　地给出了这两种斜率误差对电阻匹配的综合影响同。　Ｔｈｅｒｍｏｍｅｔｅｒ－　Ｄｅｃｏｄｅｄ　图４温度计码解码器　３　版图设计　无论是采用哪种结构的ＤＡＣ，电阻的匹配特性　都影响着电路的性能。有效地控制影响电阻匹配的　因素可以提高电路性能。　３．１电阻排列设计　

版图上电阻优化的排列顺序对ＤＡＣ性能有着积极　的影响。　３．２版图设计　在本文设计中的创新主要是通过电阻版图排列　顺序来优化ＤＡＣ电路的性能。首先电阻的不匹配系　数公式为　Ａ　（△Ｒ　）％＝—　兰　、／　Ｉ　（１）　Ｌ　其中ｗ、Ｌ分别为ＭＯＳ管的栅宽和栅长，　Ａ△ＲＶ是由工艺决定的　。根据ＵＭＣ　Ｏ．３５　ｍ工艺　提供的电阻匹配报告，Ａ△ＲＶ为１．４９９９／１００。在　图５（ａ）线－陛误差分布图；（ｂ）二次误差分布图；　（ｃ）综合误差分布图；　从图５可以看出，对ＤＡＣ中电阻有效的排列可　以降低因为不匹配所导致的误差。　典型的排列顺序有纵横方案（Ｒｏｗ—Ｃｏｌｕｍｎ　ＤＡＣ中ＭＳＢ对性能影响最大，因此该设计中把高　三位电阻的２Ｒ用４组电阻串联，每组由两个单位　电阻Ｒ并联如图６所示，从而使电阻面积增大，降　低不匹配系数，最后通过版图的布局将电阻在晶圆　上的误差降到最低，进一步优化ＤＡＣ的性能。　本文设计的ＤＡＣ采用ＵＭＣ０．３５　ｍ工艺实现，　具体的版图如图７所示。　图７中８根黄色的电阻对应图６中展开的电　阻，ＤＡＣ版图总共使用了９０根电阻。在版图中尽量　增加动态随机分布，从而有利于抵消不匹配的影响。　将版图尽可能地对称从而使电阻组合后（并联、串　联）的阻值与理想值更接近。　Ｓｃｈｅｍｅｓ）和层次方案（Ｈｉｅｒａｒｃｈｉｃａｌ　Ｓｃｈｅｍｅｓ）等。表　２可以看出电阻不同排列顺序对积分非线性误差　（ＩＮＬ）性能优化的贡献［５１。　积分非线性（ＩＮＬ）是ＤＡＣ的一个重要性能指　标，是实际的有限精度特性和理想的有限精度特性　在垂直方向上的最大差值。ＤＡＣ的积分非线性　（ＩＮＬ）是每一位的误差的累计。从表２中可以看到　电阻版图排列方式对ＤＡＣ性能影响很大，表中最后　那种新的排列方式最大地优化了线性误差。因此，　表２电阻排列对ＩＮＩ＿影响　位置一＞　原始的排列顺序：４６．５　４．７５　４．８５　４．９５　５．０５　５．１５　５．２５　５．３５　电阻对应误差（９６）：一７　—５　—３　—１　＋１　＋３　＋５　＋７　对应电阻的误差序列　（％）：　对应电阻的ＩＮＬ值（％）：　ＩＮＬ　（ＤＡＣ）　１　２　３　４　５　６　７　８　１　２　３　４　５　６　７　８　（％）　连续排列：　～７—５　３～１＋１＋３＋５＋７　—７—１２—１５－ｌｆｉ—ｌ５一ｌ２—７　０　ｌ６　ｌ　２　３　４　５　６　７　８　对称排列：　－１＋１　３＋３—５＋５—７＋７　＋１　０＋３　０＋５　０＋７　０　７　７　５　３　１　２　４　６　８　新的排列㈣：　＋３—７十７—３＋ｌ一５＋５～１　２　６　４　８　５　１　７　３　＋３—４＋３　０＋１—４＋ｌ　０　４　ｈ什ｎ．，＾　＾＾，　ｉ　ｍｊｎ　ｎｍ　

为２Ｒ。因此电阻串联的话，应使其版图尽可能的对　ＭＳＢ　称。在该版图里，设计上使４组串联的电阻以版图的　ｃ＝：　三个中心点对称。（３）电阻的线性误差。在图５中可　图６　ＭＳＢ电阻结构　以看到电阻分布的斜率误差曲面存在三个中心点，　因此在设计该ＤＡＣ电阻版图时，充分利用这个特性　在版图中设计了三个中心点来抵消斜率误差的影　从图６和图７中可以看到，电阻ｌ＆２、３＆４、５＆６　响。最后，ＤＡＣ版图应该尽量摆放在芯片中心位置　和７＆８是并联后再串联组成２Ｒ的ＭＳＢ电阻。在版　并远离功率管，以降低应力和温度对其特性的影响。　图上的排列如图７所示，主要考虑了三个因素：（１）　电阻的并联。如１．０５Ｒ与０．９５Ｒ并联为０．４９８７５Ｒ，与　４测试结果　理想值０．５Ｒ偏差０．２５％；１．０１Ｒ与０．９９Ｒ并联为　图８是在常温下使用３．３　Ｖ电压供电，ＤＡＣ特　０．５０４９４９５Ｒ，与理想值偏差为０．４９％。因此电阻并联　性的测试结果。ＤＮＬ的测试结果范围在一０．２～＋０．　的话，应该使并联的电阻尽可能的阻值相等。在版　２，ＩＮＬ的测试结果范围在一０．６～＋０．６，设计的电路　图设计上让其间距最小来实现。（２）电阻的串联。　具有很好的单调性。　如１．０５Ｒ与０．９５Ｒ串联为２Ｒ，１．０１Ｒ与０．９９Ｒ串联　图９是ＤＡＣ最大输出时的温度特性数据。左图　是传统版图排列的　ＤＡＣ温度特性曲线，右　图是本文设计的ＤＡＣ　温度特性曲线。由于本　文设计的版图中采用三　个中心点分布有效地降　低了由于温度变化所导　致的二次斜率误差，提　高了ＤＡＣ的温度特性。　图１Ｏ是ＤＡＣ的传　输特性。从编码０到编　码１０２３可以看到ＤＡＣ　的输出电流从０　ｍＡ单　调线性地变换到１０２．３　ｍＡ，每一步是０．１　ｍＡ。　５结束语　本文在ＵＭＣ　０．３５　ｍ制程下设计了　一个１Ｏ位高精度、严格　图７　ＤＡＣ版图设计　单调的数模转换器，主　

ＩＮＬ　Ｏ。６　０．４　０．２　∞　６９　－ｊ　０　Ｃｏｄｅ　—Ｏ．２　－０．４　—０．６　图８　ＤＮＬ与ＩＮＬ的测试数据分布　图９　ＤＡＣ最大输出时的温度特性　性与ＤＡＣ的高精度。该电路结构简　单并具有良好的传输特性，可以应　用在大多数音频、马达等控制芯片　中。四　参考文献　［１］Ｌｅｉ　Ｗａｎｇ，Ｙａｓｕｎｏｒｉ　Ｆｕｋａｔｓｕ，ａｎｄ　Ｋｅｎｚｏ　Ｗａｔｎａａｂｅ，“Ａ　ＣＭＯＳ　Ｒ一２Ｒ　Ｌａｄｄｅｒ　Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ　ａｎｄ　Ｉｔｓ　Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ，’’　ＩＥＥＥ　图１０　ＤＡＣ的传输特性　Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ　ａｎｄ　Ｍｅａｓｕｒｅｍｅｎｔ　要在电路结构和电阻版图排列上进行了创新。设计　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｎｆｅｒｅｎｃｅ　Ｂｕｄａｐｅｓｔ，Ｈｕｎｇａｒｙ，Ｍａｙ　２１　中有效地降低了电路对电阻匹配系数的要求，因此　－２３，２００１．ＰＰ．１０２６－１０３１　可以在一定的工艺条件下设计出更高位数、更商陛　【２］Ｍｉｃｈａｅｌ　Ｐｅｔｅｒ　Ｋｅｎｎｅｄｙ，“Ｏｎ　ｔｈｅ　Ｒｏｂｕｓｔｎｅｓｓ　ｏｆ　Ｒ一２Ｒ　能的ＤＡＣ。另外，新颖的版图排列使ＤＡＣ受温度与　Ｌａｄｄｅｒ　ＤＡＣ’ｓ．’’ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　外部应力的影响减小，保证了传输特性的严格单调　（下转第５８页）　ｈ¨ｎ．，＾｜ＡＡＡ｜Ｉ　；＾ｍａｎ，’＾　

用于峰值电流控制模式的降压ＤＣＤＣ中，能节省　芯片和电路板面积，有效地降低产品成本。采用三　端输入的比较器，在启动瞬间，通过控制ＰＷＭ比　较器负输入端的输入电压，使其按阶梯状上升，电　路避免了浪涌电流和过冲电压。该软启动电路已　经应用于高性能的ＤＣＤＣ中，仿真与测试表明该　电路有非常好的效果，本论文的设计和结果对便　携式设备的设计和应用有较大的帮助。四　Ｐ　参考文献　【１】Ｙｕａｎ　Ｂｉｎｇ，Ｌａｉ　Ｘｉｎｑｕａｎ，Ｙｅ　Ｑｉａｎｇ，Ｊｉａ　Ｘｉｎｚｈａｎｇ，　Ａ　Ｎｏｖｅｌ　Ｃｏｍｐａｃｔ　Ｓｏｆｔ－Ｓｔａｒｔ　Ｃｉｒｃｕｉｔ　ｗｉｔｈ　Ｉｎｔｅｒｎａｌ　Ｃｉｒｃｕｉｔｒｙ　ｆｏｒ　ＤＣ－ＤＣ　Ｃｏｎｖｅｒｔｅｒｓ．　［２］Ｌａｉ　Ｘ．Ｑ，Ｇｕｏ　Ｊ．Ｐ，ｅｔ　ａｌ，Ａ　Ｎｏｖｅｌ　Ｄｉｓｔｌａ　Ｓｏｆｔ－Ｓｔａｒｔ　Ｃｉｒｃｕｉｔ　ｆｏｒ　ＤＣ－ＤＣ　Ｓｗｉｔｃｈｉｎｇ　Ｒｅｇｕｌａｔｏｒ．　ＡＳＩＣＯＮ　２００５　６ｔｈ　Ｉｎｔ．Ｃｏｎｆ．ｏｎ　ＡＳＩＶ　Ｐｒｏｃ，Ｐ．５６４（２００５）．　［３］Ｂｅｈｚａｄ　Ｒａｚａｖｉ，Ｄｅｓｉｇｎ　ｏｆ　Ａｎａｌｏｇ　ＣＭＯＳ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ（ＭｃＧｒａｗ—Ｈｉｌｌ　Ｃｏｍｐａｎｉｅｓ　Ｉｎｃ．２００１），ＰＰ．　图１０　ｂｕｃｋ　ＤＣＤＣ版图　９—１００　上接第４５页　ＣＩＲＣＵＩＴＳ　ＡＮＤ　ＳＹＳＴＥＭＳ－ＰＡＲＴ　ｈ　ＦＵＮＤＡ—　ＪＵＬＹ　２０００　ＰＰ．５８５—５９５（ＴＵ）　ＭＥＮＴＡＬ　ＴＨＥＯＲＹ　ＡＮＤ　ＡＰＰＬＩＣＡＴＩＯＮＳ，ＶＯＬ．４７，　［６］Ｍａｒｃｅｌ　Ｊ．Ｍ．Ｐｅｌｇｒｏｍ，Ｈａｎｓ　Ｐ．Ｔｕｉｎｈｏｕｔ　ａｎｄ　Ｍａａｒｔｅｎ　ＮＯ．２，ＦＥＢＲＵＡＲＹ　２０００　ＰＰ．１０９－１　１６　Ｖｅｒｔｒｅｇｔ．　“Ｔｒａｎｓｉｓｔｏｒ　ｍａｔｃｈｉｎｇ　ｉｎ　ａｎａｌｏｇ　ＣＭＯＳ　ａｐｐ—　【３】Ｍｉｋａｅｌ　Ｇｕｓｔａｖｓｓｏｎ，Ｊ．Ｊａｃｏｂ　Ｗｉｋｎｅｒ，ａｎｄ　Ｎｉａｎｘｉｏｎｇ　ｌｉｃａｔｉｏｎｓ，”１９９８　ＩＥＥＥ　ＰＰ．９１５－９１８　Ｎｉｃｋ　Ｔａｎ．　“ＣＭＯＳ　Ｄａｔａ　Ｃｏｎｖｅｒｔｅｒｓ　ｆｏｒ　Ｃｏｍ—ｍｕｎｉ　［７］Ｄｏｎｇｗｏｎ　Ｓｅｏ，“Ａ　Ｈｅｔｅｒｏｇｅｎｅｏｕｓ　１６一Ｂｉｔ　ＤＡＣ　Ｕｓｉｎｇ　ｃａｔｉｏｎ”，Ｋｌｕｗｅｒ　Ａｃａｄｅｍｉｃ　Ｐｕｂｌｉｓｈｅｒｓ　２００２　ＰＰ．９５－９６　ａ　Ｒｅｐｌｉｃａ　Ｃｏｍｐｅｎｓａｔｉｏｎ”，ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　［４］Ｊｕｒｇｅｎ　Ｄｅｖｅｕｇｅｌｅ．“Ａ　１０－ｂｉｔ　２５０一ＭＳ，ｓ　Ｂｉｎａｒｙ—　ＣＩＲＣＵＩＴＳ　ＡＮＤ　ＳＹＳＴＥＭｓ－一ｈ　ＲＥＧＵＬＡＲ　ＰＡＰＥＲＳ．　Ｗｅｉｇｈｔｅｄ　Ｃｕｒｒｅｎｔ－Ｓｔｅｅｒｉｎｇ　ＤＡＣ，’’　ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＶＯＬ．５５，ＮＯ．６，ＪＵＬＹ　２００８，ＰＰ．１４５５—１４６３　ＯＦ　ＳＯＬＩＤ—ＳＴＡＴＥ　ＣＩＲＣＵＩＴｓ，　ＶＯＬ．　４１，　Ｎ０．　２，　ＦＥＢＲＵＡＲＹ　２ｏｏ６　ＰＰ．３２０—３２９　作者简介　【５］Ｙｏｎｇｈｎａ　Ｃｏｎｇ，“Ｓｗｉｔｃｈｉｎｇ　Ｓｅｑｕｅｎｃｅ　Ｏｐｔｉｍｉｚａｔｉｏｎ　马烨，华南￣２：ｒ－大学电子与信息学院微电子研究所　ｏｆｒ　Ｇｒａｄｉｅｎｔ　Ｅｒｒｏｒ　Ｃｏｍｐｅｎｓａｔｉｏｎ　ｉｎ　Ｔｈｅｒｍｏｍｅｔｅｒ—－　硕士研究生，研究方向模拟集成电路设计。　Ｄｅｃｏｄｅｄ　ＤＡＣ　Ａｒｒａｙｓ，”　ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　李斌，华南理工大学电子与信息学院微电子研究所　ＣＩＲＣＵＩＴＳ　ＡＮＤ　ＳＹＳＴＥＭＳ—ＩＩ：　ＡＮＡＬＯＧ　ＡＮＤ　教授，博士生导师，研究兴趣半导体器件物理和集成　ＤＩＧＩＴＡＬ　ＳＩＧＮＡＬ　ＰＲＯＣＥＳＳＩＮＧ，ＶＯＬ．４７，Ｎ０．７，　电路可靠性以及模拟集成电路设计。