半导体名词解释(20210301181316)

1.

何谓

PIE PIE

的主要工作是什幺

答：

Process Integration Engineer

工

（

艺整合工程师

）,

主要

工作是整合各部门 的资源

,

对工艺持续进行改善

,

确保产品的良率

（

yield

）稳定良好。

2. 200mm

，

300mm Wafer

代表何意义

答：

8

吋硅片

（wafer）

直径为

200mm ,

直径为

300mm

硅片即

12

吋

.

3.

目前中芯国际现有的三个工厂采用多少

mm

的硅片

（wafer）

工艺未

来北京的

Fab4（

四厂

）

采用多少

mm

的

wafer

工艺

答：当前

1~3

厂为

200mm（8

英寸

）

的

wafer,

工艺水平已达工

艺。未来北京 厂工艺

wafer

将使用

300mm（12

英寸

）

。

4.

我们为何需要

300mm

答：

wafer size

变大，单一

wafer

上的芯片数

（chip）

变多，

单位成本降低

200

→

300

面积增加倍

,

芯片数目约增加倍

5.

所谓的

um

的工艺能力

（technology）

代表的是什幺意义 答：是指

工厂的工艺能力可以达到

um

的栅极线宽。当栅极的线宽做的越 小

时，整个器件就可以变的越小，工作速度也越快。

6.

从

>>>>

的

technology

改变又代表的是什幺意义 答：栅极线的宽

（该尺寸的大小代表半导体工艺水平的高低）做的越小时， 工艺的难

度便相对提高。从

-> -> -> ->

代表着每一个阶段工艺能力的提 升。

7.

一般的硅片

（wafer）

基材

（substrate）

可区分为

N,P

两种类型

（

type

）

,

何谓

N, P-type wafer

答：

N-type wafer

是指掺杂

negative

元素

（5

价电荷元素，例

如：

P

、

As）

的硅 片

, P-type

的

wafer

是指掺杂

positive

元素

（3

价电荷元素

,

例如：

B

、

In）

的硅片。

8.

工厂中硅片（

wafer

）的制造过程可分哪几个工艺过程

（module）

答：主要有四个部分：

DIFF

（扩散）、

TF（

薄膜

）

、

PHOTO

（光

刻）、

ETCH

（刻 蚀）。其中

DIFF

又包括

FURNACE

炉

（

管

）

、

WET

（

湿刻

）

、

IMP（

离子 注入

）

、

RTP

（

快

速热处理

）

。

TF

包括

PVD（

物理气相淀积

）

、

CVD（

化学气相淀

积

）

、

CMP（

化学机械 研磨

）

。硅片的制造就是依据客户的要求，

不断的在不同工艺过程（

module

）间 重复进行的生产过程，最后再利

用电性的测试，确保产品良好。

9.

一般硅片的制造常以几

P

几

M

及光罩层数

（mask layer）

来代表

硅片工艺的时间 长短，请问几

P

几

M

及光罩层数

（mask layer）

代

表什幺意义

答：几

P

几

M

代表硅片的制造有几层的

Poly（

多晶硅

）

和几层的

metal（

金属导 线

）.

一般 的逻辑产品为

1P6M（ 1

层的

Poly

和

6

层

的

metal）

。而

光罩层数(

mask layer

)代表硅片的制造必需经过几次的

PHOTO

(光

刻)

.

10. Wafer

下线的第一道步骤是形成

start oxide

和

zero layer

其中

start oxide

的 目的是为何

答：①不希望有机成分的光刻胶直接碰触

Si

表面。

② 在

laser

刻号过程中

,

亦可避免被产生的粉尘污染。

11.

为何需要

zero layer

答：芯片的工艺由许多不同层次堆栈而成

的

,

各层次之间以

zero layer

当做 对准的基准。

12. Laser mark

是什幺用途

Wafer ID

又代表什幺意义

答：

Laser mark

是用来刻

wafer ID, Wafer ID

就如同硅片的身

份证一样

,

一个

ID

代表一片硅片的身份。

13.

一般硅片的制造

(wafer process)

过程包含哪些主要部分

答：①前段(

frontend

)

-

元器件

(device)

的制造过程。

② 后段(

backend

)

-

金属导线的连接及护层(

passivation

)

14.

前段(

frontend

)的工艺大致可区分为那些部份 答：①

STI

的形

成

(

定义

AA

区域及器件间的隔离

)

② 阱区离子注入(

well implant

)用以调整电性

③ 栅极

(poly gate)

的形成

④ 源

/

漏极(

source/drain

)的形成

⑤ 硅化物

(salicide)

的形成

15. STI

是什幺的缩写 为何需要

STI

答：

STI: Shallow Trench Isolation

浅

(

沟道隔离

)

，

STI

可以当

做两个组件 (

device

) 间的阻隔

,

避免两个组件间的短路

.

16. AA

是哪两个字的缩写 简单说明

AA

的用途

答：

Active Area,

即有源区，是用来建立晶体管主体的位置所

在，在其上形 成源、漏和栅极。两个

AA

区之间便是以

STI

来做隔离

的。

17.

在

STI

的刻蚀工艺过程中，要注意哪些工艺参数

答：①

STI etch

(刻蚀)的角度；

②

STI etch

的深度；

③

STI etch

后的

CD

尺寸大小控制。

(CD control, CD=critical dimension)

18.

在

STI

的形成步骤中有一道

liner oxide

(线形氧化层)

, liner

oxide

的特 性功能为何

答：

Liner oxide

为

1100C, 120 min

高温炉管形成的氧化层，其

功能为： ①修补进

STI etch

造成的基材损伤；

② 将

STI etch

造成的

etch

尖角给于圆化

( corner rounding)

。

19.

一般的阱区离子注入调整电性可分为那三道步骤 功能为何 答：

阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电

子特性，一般包含下面几道步骤：

①

Well Implant

：形成

N,P

阱区；

②

Channel Implant

：防止源

/

漏极间的漏电；

③

Vt Implant

：调整

Vt

(阈值电压)。

20.

一般的离子注入层次(

Implant layer

)工艺制造可分为那几道步骤

答：一般包含下面几道步骤：

① 光刻

(Photo)

及图形的形成；

② 离子注入调整；

③ 离子注入完后的

ash (plasma(

等离子体

)

清洗

)

④ 光刻胶去除(

PR strip

)

21. Poly

(多晶硅)栅极形成的步骤大致可分为那些

答：①

Gate oxide(

栅极氧化层

)

的沉积；

②

Poly film

的沉积及

SiON(

在光刻中作为抗反射层的物质

)

的沉

积)；

③

Poly

图形的形成

(Photo)

；

④

Poly

及

SiON

的

Etch

；

⑤

Etch

完后的

ash( plasma(

等离子体

)

清洗

)

及光刻胶去除(

PR

strip

)；

⑥

Poly

的

Re-oxidation

(二次氧化)。

22. Poly

(多晶硅)栅极的刻蚀

(etch)

要注意哪些地方

答：①

Poly

的

CD(

尺寸大小控制；

② 避免

Gate oxie

被蚀刻掉，造成基材(

substrate

)受损

.

23.

何谓

Gate oxide (

栅极氧化层

)

答：用来当器件的介电层，利用

不同厚度的

gate oxide ,

可调节栅极电

压对

不同器件进行开关

24.

源

/

漏极

(source/drain)

的形成步骤可分为那些

答：①

LDD

的离子注入(

Implant

)；

②

Spacer

的形成；

③

N+/P+IMP

高浓度源

/

漏极

(S/D)

注入及快速热处理

(RTA

：

Rapid

Thermal Anneal)

25. LDD

是什幺的缩写 用途为何

答：

LDD: Lightly Doped Drain. LDD

是使用较低浓度的源

/

漏极

,

以防止组件产 生热载子效应的一项工艺。

26.

何谓

Hot carrier effect (

热载流子效应

)

答：在线寛小于以下时

,

因为源

/

漏极间的高浓度所产生的高电

场

,

导致载流 子在移动时被加速产生热载子效应

,

此热载子效应会对

gate oxide

造成破坏

,

造 成组件损伤。

27.

何谓

Spacer Spacer

蚀刻时要注意哪些地方

答：在栅极

（Poly）

的两旁用

dielectric

（ 介电质）形成的侧

壁， 主要由

Ox/SiN/Ox

组成。蚀刻

spacer

时要注意其

CD

大小，

profile（

剖面轮廓

）

，及

remain oxide（

残 留氧化层的厚度

）

28. Spacer

的主要功能

答：①使高浓度的源

/

漏极与栅极间产生一段

LDD

区域

;

② 作为

Contact Etch

时栅极的保护层。

29.

为何在离子注入后

,

需要热处理

（ Thermal Anneal）

的工艺

答：①为恢复经离子注入后造成的芯片表面损伤

;

② 使注入离子扩散至适当的深度

;

③使注入离子移动到适当的晶格

位置。

30. SAB

是什幺的缩写 目的为何

答：

SAB

：

Salicide block,

用于保护硅片表面， 在

RPO （Resist

Protect Oxide）

的 保护下硅片不与其它

Ti, Co

形成硅化物

（salicide）

31.

简单说明

SAB

工艺的流层中要注意哪些

答：①

SAB

光刻后（

photo

），刻蚀后

（etch）

的图案（特别是小

块区域）。要 确定有完整的包覆（

block

）住必需被包覆（

block

）

的地方。

②

remain oxide （

残留氧化层的厚度

）

。

何谓硅化物

（ salicide）

答：

Si

与

Ti

或

Co

形成

TiSix

或

CoSix,

一般来说是用来降低

接触电阻值 （

Rs, Rc

）。

33.

硅化物

（salicide）

的形成步骤主要可分为哪些

答：①

Co（

或

Ti）+TiN

的沉积；

② 第一次

RTA

（快速热处理）来形成

Salicide

。

③ 将未反应的

Co（Ti）

以化学酸去除。

④ 第二次

RTA （

用来形成

Ti

的晶相转化

,

降低其阻值

）

。

34. MOS

器件的主要特性是什幺 答：它主要是通过栅极电压（

Vg

）

来控制源，漏极

（S/D）

之间电流，实现其 开关特性。

35.

我们一般用哪些参数来评价

device

的特性 答：主要有

Idsat

、

Ioff

、

Vt

、

Vbk（breakdown）

、

Rs

、

Rc

；一般要求

Idsat

、

Vbk

32.

（breakdown）

值尽量大，

Ioff

、

Rc

尽量小，

Vt

、

Rs

尽量接近设计

值

.

36.

什幺是

IdsatIdsat

代表什幺意义 答：饱和电流。 也就是在栅

压

（Vg）

一定时，源

/

漏

（Source/Drain）

之间流动的最 大电流

.

37.

在工艺制作过程中哪些工艺可以影响到

Idsat

答：

Poly CD

多

（

晶硅尺寸

）

、

Gate oxide Thk（

栅氧化层厚度

）

、

AA（

有源

区

）

宽度、

Vt imp.

条件、

LDD imp.

条件、

N+/P+ imp.

条件。

38.

什幺是

Vt Vt

代表什幺意义

答：阈值电压（

Threshold Voltage

），就是产生强反转所需的最

小电压。当 栅极电压

Vg

时

, MOS

处于关的状态， 而

Vg

〉

=Vt

时，

源

/

漏之间便产生导电沟 道，

MOS

处于开的状态。

在工艺制作过程中哪些工艺可以影响到

Vt

答：

Poly CD

、

Gate oxide Thk. （

栅氧化层厚度

）

、

AA（

有源

区

）

宽度及

Vt imp.

条 件。

40.

什幺是

Ioff Ioff

小有什幺好处 答：关态电流，

Vg=0

时的

源、漏级之间的电流，一般要求此电流值越小越 好。

Ioff

越小

,

表

示栅极的控制能力愈好

,

可以避免不必要的漏电流

（

省电

）

。

41.

什幺是

device breakdown voltage

答：指崩溃电压（击穿电

压），在

Vg=Vs=0

时，

Vd

所能承受的最大电压，

当

Vd

大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在

器件越做 越小的情况下，这种情形会将会越来越严重。

42.

何谓

ILD IMD

其目的为何

答：

ILD

：

Inter Layer Dielectric,

是用来做

device

与 第一

层

metal

的隔离 （

isolation

），而

IMD

：

Inter Metal

Dielectric

，是用来做

metal

与

metal

的隔离 （

isolation

）

.

要注

意

ILD

及

IMD

在

CMP

后的厚度控制。

39.

一般介电层

ILD

的形成由那些层次组成

答：①

SiON

层沉积

（

用来避免上层

B,P

渗入器件

）

；

②

BPSG

（掺有硼、磷的硅玻璃）层沉积；

③

PETEO

（

S

等离子体增强正硅酸乙脂）层沉积；

最后再经

ILD Oxide CMP（SiO2

的化学机械研磨

）

来做平坦化。

44.

一般介电层

IMD

的形成由那些层次组成

答：①

SRO

层沉积

（

用来避免上层的氟离子往下渗入器件

）

；

②

HDP-FSG

（掺有氟离子的硅玻璃）层沉积

;

③

PE-FSG

（等离子体增强

,

掺有氟离子的硅玻璃）层沉积；

使用

FSG

的目的是用来降低

dielectric k

值

,

减低金属层间的寄生电

容。 最后再经

IMD Oxide CMP（SiO2

的化学机械研磨

）

来做平坦化。

43.

简单说明

Contact（CT）

的形成步骤有那些

答：

Contact

是指器件与金属线连接部分，分布在

poly

、

AA

上。

①

Contact

的

Photo

（光刻）；

45.

②

Contact

的

Etch

及光刻胶去除

（ash & PR strip

；

）

③

Glue layer

（粘合层）的沉积；

④

CVD W

（钨）的沉积

⑤

W-CMP

。

46. Glue layer

（粘合层）的沉积所处的位置、成分、薄膜沉积方法

是什幺

答：因为

W

较难附着在

Salicide

上

,

所以必须先沉积只

Glue

layer

再沉积

W Glue layer

是为了增强粘合性而加入的一层。主要在

salicide

与

W（CT）

、

W（VIA）

与

metal

之间

,

其成分为

Ti

和

TiN,

分别采用

PVD

和

CVD

方式制作。

47.

为何各金属层之间的连接大多都是采用

CVD

的

W-plug（

钨插塞

）

答：① 因为

W

有较低的电阻；

②

W

有较佳的

step coverage(

阶梯覆盖能力

)

。

48.

一般金属层

(metal layer)

的形成工艺是采用哪种方式大致可分为

那些步骤 答：①

PVD (

物理气相淀积

) Metal film

沉积

② 光刻

(Photo)

及图形的形成；

③

Metal film etch

及

plasma(

等离子体

)

清洗(此步驺为连序工艺，

在同一个机台 内完成，其目的在避免金属腐蚀)

④

Solvent

光刻胶去除。

49. Top metal

和

inter metal

的厚度，线宽有何不同

答：

Top metal

通常要比

inter metal

厚得多，工艺中

inter

metal

为

4KA,

而

top metal

要

8KA.

主要是因为

top metal

直接与外

部电路相接，所承受负载较大。一 般

top metal

的线宽也比

inter

metal

宽些。

50.

在量测

Contact /Via

(是指

metal

与

metal

之间的连接)的接触

窗开的好 不好时

,

我们是利用什幺电性参数来得知的

答：通过

Contact

或

Via

的

Rc

值，

Rc

值越高，代表接触窗的电

阻越大

,

一 般来说我们希望

Rc

是越小越好的。

51.

什幺是

Rc Rc

代表什幺意义 答：接触窗电阻，具体指金属和半

导体(

contact

)或金属和金属

(via)

，在相 接触时在节处所形成的电

阻，一般要求此电阻越小越好。

影响

Contact (CT) Rc

的主要原因可能有哪些

答：①

ILD CMP

的厚度是否异常；

②

CT

的

CD

大小；

③

CT

的刻蚀过程是否正常；

④ 接触底材的质量或浓度(

Salicide

，

non-salicide)

；

⑤

CT

的

glue layer

(粘合层)形成；

⑥

CT

的

W-plug

。

53.

在量测

Poly/metal

导线的特性时

,

是利用什幺电性参数得知

答：可由电性量测所得的

spacing & Rs

值来表现导线是否异常。

54.

什幺是

spacing

如何量测 答：在电性测量中，给一条线

(poly

or metal)

加一定电压，测量与此线相邻 但不相交的另外一线的电

流， 此电流越小越好。 当电流偏大时代表导线间可能发 生短路的现

52.

象。

55.

什幺是

Rs

答：片电阻(单位面积、单位长度的电阻) ，用来量测

导线的导电情况如何。

一般可以量测的为

AA(N+,P+), poly & metal.

56.

影响

Rs

有那些工艺

答：① 导线

line

(

AA, poly & metal

)的尺寸大小。

(CD=critical

dimension)

② 导线

line

(

poly & metal

)的厚度。

③ 导线

line (AA, poly & metal)

的本身电导性。 (在

AA, poly line

时可能为注入 离子的剂量有关)

57.

一般护层的结构是由哪三层组成 答：①

HDP Oxide

高

(

浓度等离

子体二氧化硅

)

②

SRO Oxide

(

Silicon rich oxygen

富氧二氧化硅)

③

SiN Oxide

护层的功能是什幺

答：使用

oxide

或

SiN

层

,

用来保护下层的线路，以避免与外界

的水汽、空 气相接触而造成电路损害。

59. Alloy

的目的为何

答：①

Release

各层间的

stress

(应力)，形成良好的层与层之间

的接触面 ② 降低层与层接触面之间的电阻。

60.

工艺流程结束后有一步骤为

WAT

，其目的为何

答：

WAT(wafer acceptance test),

是在工艺流程结束后对芯片做

的电性测量， 用来检验各段工艺流程是否符合标准。(前段所讲电学参

数

Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc

就是在此步骤完成)

61. WAT

电性测试的主要项目有那些

答：① 器件特性测试；

②

Contact resistant (Rc)

；

③

Sheet resistant (Rs

；

)

④

Break down test

；

⑤ 电容测试；

⑥

Isolation (spacing test)

。

62.

什么是

WAT Watch

系统 它有什么功能

答：

Watch

系统提供

PIE

工程师一个工具

,

来针对不同

WAT

测试

项目

,

设置 不同的栏住产品及发出

Warning

警告标准

,

能使

PIE

工程

师早期发现工艺上的问 题。

63.

什么是

PCM SPEC

答：

PCM (Process control monitor) SPEC

广义而言是指芯片制造

过程中所有工 艺量测项目的规格

,

狭义而言则是指

WAT

测试参数的规

格。

64.

当

WAT

量测到异常是要如何处理

答：① 查看

WAT

机台是否异常

,

若有则重测之

② 利用手动机台

Double confirm

③ 检查产品是在工艺流程制作上是否有异常记录

④ 切片检查

65.

什么是

EN EN

有何功能或用途

58.

答：由

CE

发出

,

详记关于某一产品的相关信息

(

包括

Technology

ID, Reticle and some split condition ETC

⋯

.)

或是客户要求的事项

(

包括

HOLD, Split, Bank, Run to complete, Package

⋯

.),

根据

EN

提供信息我们才可以建立

Process flow

及处理此 产品的相关动作。

66. PIE

工程师每天来公司需要

Check

哪些项目

(

开门五件事

)

答：①

Check MES

系统

,

察看自己

Lot

情况

② 处理

in line hold lot.(defect, process, WAT)

③ 分析汇总相关产品

in line

数据

.(raw data & SPC)

④ 分析汇总相关产品

CP test

结果

⑤ 参加晨会

,

汇报相关产品信息

67. WAT

工程师每天来公司需要

Check

哪些项目

(

开门五件事

)

答：① 检查

WAT

机台

Status

② 检查及处理

WAT hold lot

③ 检查前一天的

retest wafer

及量测是否有异常

④ 是否有新产品要到

WAT

⑤ 交接事项

68. BR

工程师每天来公司需要

Check

哪些项目

（

开门五件事

）

答：①

Pass down

②

Review urgent case status

③

Check MES issues which reported by module and line

④

Review documentation

⑤

Review task status

69. ROM

是什幺的缩写

答：

ROM: Read only memory

唯读存储器

70.

何谓

YE

答：

Yield Enhancement

良率改善

71. YE

在

FAB

中所扮演的角色 答：针对工艺中产生缺陷的成因进行

追踪， 数据收集与分析， 改善评估等工 作。进而与相关工程部门工程

师合作提出改善方案并作效果评估。

72. YE

工程师的主要任务 答：① 降低突发性异常状况。

(Excursion

reduction)

② 改善常态性缺陷状况。

(Base line defect improvement)

73.

如何

reduce excursion

答：有效监控各生产机台及工艺上的缺

陷现况

, defect level

异常升高时迅速 予以查明，并协助异常排除

与防止再发。

74.

如何

improve base line defect

答：藉由分析产品失效或线上

缺陷监控等资料， 而发掘重点改善目标。 持续 不断推动机台与工艺

缺陷改善活动，降低

defect level

使产品良率于稳定中不断 提升

75. YE

工程师的主要工作内容

答：① 负责生产过程中异常缺陷事故的追查分析及改善工作的调

查与推 动。

② 评估并建立各项缺陷监控

(monitor)

与分析系统。

③ 开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。

④ 协助

module

建立

off-line defect monitor system,

以有效反应生

产机台状况。

76.

何谓

Defect

答：

Wafer

上存在的有形污染与不完美，包括

①

Wafer

上的物理性异物(如：微尘，工艺残留物，不正常反应生成

物)。

② 化学性污染(如：残留化学药品，有机溶剂)。

③ 图案缺陷(如：

Photo

或

etch

造成的异常成象，机械性刮伤变

形，厚度不均 匀造成的颜色异常)。

④

Wafer

本身或制造过程中引起的晶格缺陷。

77. Defect

的来源 答：① 素材本身：包括

wafer,

气体，纯水，化

学药品。

② 外在环境：包含洁净室，传送系统与程序。

③ 操作人员：包含无尘衣，手套。

④ 设备零件老化与制程反应中所产生的副生成物。

78. Defect

的种类依掉落位置区分可分为 答：①

Random defect :

defect

分布很散乱

②

cluster defect : defect

集中在某一区域

③

Repeating defect : defect

重复出现在同一区域

79.

依对良率的影响

Defect

可分为 答：①

Killer defect =＞

对良率

有影响

②

Non-Killer defect =＞

不会对良率造成影响

③

Nuisance defect =＞

因颜色异常或

film grain

造成的

defect,

对

良率亦无影响

80. YE

一般的工作流程

答：①

Inspection tool

扫描

wafer

② 将

defect data

传至

YMS

③ 检查

defect

增加数是否超出规格

④ 若超出规格则将

wafer

送到

review station review

⑤ 确认

defect

来源并通知相关单位一同解决

81. YE

是利用何种方法找出缺陷

(defect)

答：缺陷扫描机

(defect inspection tool)

以图像比对的方式来找

出

defect.

并 产出

defect result file.

82. Defect result file

包含那些信息

答：①

Defect

大小

② 位置

,

坐标

③

Defect map

83. Defect Inspection tool

有哪些型式 答：

Bright field & Dark

Field

84.

何谓

Bright field

答：接收反射光讯号的缺陷扫描机

85.

何谓

Dark field

答：接收散射光讯号的缺陷扫描机

86. Bright field

与

Dark field

何者扫描速度较快

答：

Dark field

87. Bright field

与

Dark field

何者灵敏度较好

答：

Bright field

88. Review tool

有哪几种 答：

Optical review tool

和

SEM review

tool.

89.

何为

optical review tool

答：接收光学信号的

optical

microscope.

分辨率较差

,

但速度较快

,

使用较方 便

90.

何为

SEM review tool

答：

SEM (scanning electron microscope) review tool

接收电子信

号

.

分辨率较 高但速度慢

,

可分析

defect

成分

,

并可旋转或倾斜

defect

来做分析

91. Review Station

的作用

答：藉由

review station

我们可将

Inspection tool

扫描到的

defect

加以分类

,

并做成分析

,

利于寻找

defect

来源

92. YMS

为何缩写 答：

Yield Management System

93. YMS

有何功能 答：① 将

inspection tool

产生的

defect result

file

传至

review station

② 回收

review station

分类后的资料

③ 储存

defect

影像

94.

何谓

Sampling plan

答：即为采样频率

,

包含

:

① 那些站点要

Scan

② 每隔多少

Lot

要扫

1

个

Lot

③ 每个

Lot

要扫几片

Wafer

④ 每片

Wafer

要扫多少区域

95.

如何决定那些产品需要

scan

答：① 现阶段最具代表性的工艺技

术。

② 有持续大量订单的产品。

96.

选择监测站点的考虑为何

答：① 以

Zone partition

的观念，两个监测站点不可相隔太多工

艺的步骤。

② 由

yield loss analysis

手法找出对良率影响最大的站点。

③ 容易作线上缺陷分析的站点。

97.

何谓

Zone partition

答：将工艺划分成数个区段，以利辨认缺陷

来源。

98. Zone partition

的做法

答：① 应用各检察点既有的资料可初步判断工艺中缺陷主要的分

布情况。

② 应用既有的缺陷资料及

defect review

档案可初步辨认异常缺陷发

生的工艺站 点。

③ 利用工程实验经由较细的

Zone partition

可辨认缺陷发生的确切站

点或机台

99.

何谓

yield loss analysis

答：收集并分析各工艺区间所产生的

缺陷对产品良率的影响以决定改善良率 的可能途径。

100. yield loss analysis

的功能为何

答：① 找出对良率影响最大的工艺步骤。

② 经由

killing ratio

的计算来找出对良率影响最大的缺陷种类。

③ 评估现阶段可达成的最高良率。

101.

如何计算

killing ratio

答：藉由

defect map

与

yield map

的迭图与公式的运算，可算出某种缺陷对 良率的杀伤力。