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2024年12月28日发(作者：广义表)
实现先进晶圆级封装技术的五大
要素
追溯芯片封装历史，将单个单元从整个晶圆中切割下来再进行后续封装测试的
方式一直以来都是半导体芯片制造的“规定范式”。然而，随着芯片制造成本
的飞速提升以及消费市场对于芯片性能的不断追求，人们开始意识到革新先进
封装技术的必要性。
对传统封装方式的改革创新，促成了晶圆级封装技术（Wafer Level Package，
WLP）的“应运而生”。
晶圆级封装技术可定义为：直接在晶圆上进行大部分或全部的封装、测试程序，
然后再进行安装焊球并切割，产出一颗颗的 IC 成品单元（如下图所示）。
(图片来源：长电科技)
晶圆级封装技术与打线型（Wire-Bond）和倒装型（Flip-Chip）封装技术相
比 ，能省去打金属线、外延引脚（如QFP）、基板或引线框等工序，所以具
备封装尺寸小、电气性能好的优势。
封装行业的领跑者们大多基于晶圆模式来批量生产先进晶圆级封装产品，不但
可利用现有的晶圆级制造设备来完成主体封装制程的操作，而且让封装结构、
芯片布局的设计并行成为现实，进而显著缩短了设计和生产周期，降低了整体
项目成本。
先进晶圆级封装的主要优势包括：
1. 缩短设计和生产周期，降低整体项目成本；
2. 在晶圆级实现高密度 I/O 互联，缩小线距；
3. 优化电、热特性，尤其适用于射频/微波、高速信号传输、超低功耗等应
用；
4. 封装尺寸更小、用料更少，与轻薄、短小、价优的智能手机、可穿戴类
产品达到完美契合；
5. 实现多功能整合，如系统级封装（System in Package，SiP）、集成无
源件（Integrated Passive Devices，IPD）等。
需要强调的一点是，与打线型封装技术不同，用晶圆级封装技术来实现腔内信
号布线（Internal Signal Routing）有多个选项：晶圆级凸块（Wafer
Bumping）技术、再分布层（Re-Distribution Layer）技术、硅介层（Silicon
Interposer）技术、硅穿孔（Through Silicon Via）技术等。
先进晶圆级封装技术，主要包括了五大要素：
1. 圆级凸块（Wafer Bumping）技术；
2. 扇入型（Fan-In）晶圆级封装技术；
3. 扇出型（Fan-Out）晶圆级封装技术；
4. 2.5D 晶圆级封装技术（包含IPD）；
5. 3D 晶圆级封装技术（包含IPD）。
作为芯片封装行业内的先锋，随着芯片尺寸和光刻节点缩小，长电科技正在全
面推进晶圆级封装技术各细分领域的技术研发。在晶圆级凸块技术、扇入型晶
圆级封装技术、扇出型晶圆级封装技术、2.5D 和 3D 晶圆级封装技术领域，
长电科技都有着足够完善的集成解决方案。
晶圆凸块（Wafer Bumping），顾名思义，即是在切割晶圆之前，于晶圆的预设
位置上形成或安装焊球（亦称凸块）。晶圆凸块是实现芯片与 PCB 或基板
（Substrate）互连的关键技术。凸块的选材、构造、尺寸设计，受多种因素影
响，如封装大小、成本及电气、机械、散热等性能要求。
长电科技在晶圆凸点设计和工艺流程等方面具有丰富的经验，业务涵盖印刷型
凸点（Printed Bump）技术、共晶电镀型落球（Ball Drop with Eutectic
Plating）技术、无铅合金（Lead-Free Alloy）及铜支柱合金（Copper-Pillar
Alloy）凸点技术等，并经量产验证适用于 8 英寸（200mm）和 12 英寸
（300mm）大小的标准硅晶圆。下图所示为几款典型的晶圆凸块实例：
(图片来源：长电科技)
扇入型晶圆级封装（Fan-In Wafer Level Package，FIWLP）技术，业内亦称晶
圆级芯片规模封装（Wafer Level Chip Scale Package，WLCSP）技术，是当今
各类晶圆级封装技术中的主力。近两年，扇入型晶圆级封装产品的全球出货量
都保持在每年三百亿颗以上，主要供给手机、智能穿戴等便携型电子产品市场。
随着便携型电子产品的空间不断缩小、工作频率日益升高及功能需求的多样化，
芯片输入/输出（I/O）信号接口的数目大幅增加，凸块及焊球间距（Bump
Pitch & Ball Pitch）的精密程度要求渐趋严格，再分布层（RDL）技术的量产
良率也因此越发受重视。在这种背景下，扇出型封装（Fan-Out Wafer Level
Package，FOWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）等高端晶圆
级封装技术应运而生。下图所示为FIWLP（左）、FOWLP（右）的典型结构：
(图片来源：长电科技)
在晶圆级封装制程里, 再分布层（Re Distribution Layer, RDL）技术主要用
于在裸芯（Bare Die）和焊球之间重新规划（也可理解为优化）信号布线、传
输的路径，以达到将晶圆级封装产品的信号互联密度、整体灵活度最大化的目
的。RDL 的技术核心，简单来说就是在原本的晶圆上附加一层或多层的横向连
接，用来传输信号。
下图所示为典型的 Chip-First RDL 方案。值得注意的是，在该方案中有两
层电介质（Dielectric）材料，用来保护被其包裹的 RDL 层（可理解为应力
缓冲）。另外，凸块冶金（Under Bump Metallurgy，UBM）技术在这里也派上
了用场，来帮助触点（Contact Pad）支撑焊球、RDL 还有电介质。
(图片来源：Springer)
随着超高密度多芯片模组（Multiple Chip Module，MCM）乃至系统级封装
（SiP）产品在 5G、AI、高性能运算、汽车自动驾驶等领域的普及，
2.5D 和 3D 晶圆级封装技术备受设计人员青睐。下图所示为 2.5D（左）
和 3D（右）晶圆级封装技术。
(图片来源：长电科技)
如上方图左所示，对 2.5D 晶圆级封装技术而言，两颗芯片的信号互联，可
以通过再分布层（Re-Distribution Layer，RDL）或者硅介层（Silicon
Interposer）技术来实现。
如上方图右所示，对 3D 晶圆级封装技术而言，逻辑、通讯类芯片如 CPU、
GPU、ASIC、PHY 的信号互联，也可通过再分布层（RDL）或硅介层（Silicon
Interposer）技术来实现。但是，3D 堆叠起来的多个高带宽存储（High-
Bandwidth Memory，HBM）芯片与其底部的逻辑类芯片的信号互联，则由硅穿孔
（Through Silicon Via，TSV）技术来实现。当然，以上几种互联
（Interconnect）如何取舍，需根据实际规格、成本目标具体问题具体分析。
不论着眼现在，还是放眼未来，随着 5G、人工智能、物联网等大技术趋势奔
涌而至，在高密度异构集成的技术竞赛中，晶圆级封装技术必将占有一席之地。
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