可编程可抹除的单一多晶硅层非挥发性存储器的制造方法

(19)中华人民共和国国家知识产权局

(12)发明专利说明书

(21)申请号 CN2.4

(22)申请日 2013.01.08

(71)申请人 力旺电子股份有限公司

地址 中国台湾新竹市

(72)发明人 徐德训 陈信铭 景文澔 陈纬仁

(74)专利代理机构 北京市柳沈律师事务所

代理人 陈小雯

(51)

H01L21/8247

权利要求说明书 说明书 幅图

(10)申请公布号 CN 103311188 A

(43)申请公布日 2013.09.18

(54)发明名称

可编程可抹除的单一多晶硅层非挥

发性存储器的制造方法

(57)摘要

本发明公开一种具可编程可抹除的

单一多晶硅非挥发性存储器的制作方法，

包括下列步骤：在一第一型基板中定义一

第一区域与一第二区域；在该第一区域中

形成一第二型阱区；在该第一区域的表面

上形成一第一栅极氧化层与一第二栅极氧

化层，其中该第二栅极氧化层延伸并相邻

于该第二区域；蚀刻位于该第二区域上的

该第二栅极氧化层；在该第一栅极氧化层

与该第二栅极氧化层上形成二个多晶硅栅

极；以及在该第二区域中形成一第二型掺

杂区以及在该第二型阱区中形成多个第一

型掺杂区。

法律状态

法律状态公告日

法律状态信息

法律状态

权 利 要 求 说 明 书

1.一种具可编程可抹除的单一多晶硅非挥发性存储器的制作方法，包括

形成一浮动栅极晶体管的栅极氧化层；

将该浮动栅极晶体管的一通道区域上方定义为该栅极氧化层的一第一

定义该栅极氧化层的一第二部分，其中在一抹除状态时，该些载流子将

在该栅极氧化层上形成一多晶硅栅极；

其中，该栅极氧化层的该第一部分的厚度相异于该栅极氧化层的该第二

2.如权利要求1所述的制作方法，其中，该栅极氧化层的该第二部分经

3.如权利要求1所述的制作方法，其中还包括形成一选择晶体管串接于

该浮动栅极晶体管。

部分的厚度。

通过该第二部分而退出该浮动栅极晶体管；以及

下列步骤：

部分，其中在一编程状态时，多个载流子将通过该第一部分而注入于该浮动

栅极晶体管；

由一蚀刻步骤所完成，使得该栅极氧化层的该第一部分的厚度大于该栅极氧

化层的该第二部分的厚度。

4.如权利要求3所述的制作方法，其中还包括形成一抹除栅区域，且该

5.一种具可编程可抹除的单一多晶硅非挥发性存储器的制作方法，包括

在一第一型基板中定义一第一区域与一第二区域；

在该第一区域中形成一第二型阱区；

在该第一区域的表面上形成一第一栅极氧化层与一第二栅极氧化层，其

下列步骤：

栅极氧化层的该第二部分延伸并相邻于该抹除栅区域。

中该第二栅极氧化层延伸并相邻于该第二区域，且该第二栅极氧化层的一第

一部分位于该第一区域上方，该栅极氧化层的一第二部分位于

方； 该第二区域上

处理该第二栅极氧化层，使得该第一部分的厚度相异于该第二部分的厚

在该第一栅极氧化层与该第二栅极氧化层上形成二个多晶硅栅极；以及

在该第二区域中形成一第二型掺杂区以及在该第二型阱区中形成多个

第一型掺杂区。

度；

6.如权利要求5所述的制作方法，其中，在处理该第二栅极氧化层之前，

7.如权利要求6所述的制作方法，其中还包括在该双扩散漏极掺杂区下

8.如权利要求5所述的制作方法，其中，处理该第二栅极氧化层蚀刻该

9.如权利要求5所述的制作方法，其中该第一型为一p型；该第二型为

10.如权利要求5所述的制作方法，其中于该第二型阱区中形成多个第

11.如权利要求10所述的制作方法，其中于该第二区域中形成一第二型

掺杂区后，形成一抹除栅区域。

一n型。

方形成一第一型阱区。

还包括在该第二区域中形成一双扩散漏极掺杂区。

第二栅极氧化层，使得该栅极氧化层的该第一部分的厚度大于该栅极氧化层

的该第二部分的厚度。

一型掺杂区后，形成串接的一浮动栅极晶体管以及一选择晶体管。

12.如权利要求11所述的制作方法，其中，该浮动栅极晶体管中的栅极

13.如权利要求5所述的制作方法，其中，还包括形成一隔离结构以定

氧化层的厚度大于该抹除栅区域上方的栅极氧化层的厚度。

义该第一区域与该第二区域。

说 明 书

技术领域

本发明涉及一种非挥发性存储器(nonvolatile memory)，且特别是涉及一种具有可编

程可抹除的单一多晶硅层非挥发性存储器的制造方法。

背景技术

请参照图1，其所绘示为现有具可编程的双多晶硅层非挥发性存储器

(programmable dual-poly nonvolatile memory)示意图。此具可编程的双多晶硅层的非

挥发性存储器又称为浮动栅极晶体管(floating-gate transistor)。此非挥发性存储器包

括堆叠且不相接触的二个栅极，上方为控制栅极(control gate)12连接至控制线(C)、

下方为浮动栅极(floating gate)14。而在p型基板(P-substrate)中包括一n型源极掺杂

区域(n type source doped region)连接至源极线(S)以及一n型漏极掺杂区域

(n type drain doped region)连接至漏极线(D)。

举例来说，于编程状态(programmed state)时，漏极线(D)提供一高电压(例如+16V)、

源极线(S)提供一接地电压(Ground)、控制线(C)提供一控制电压(例如+25V)。因此，

当电子由源极线(S)经过n通道(n-channel)至漏极线(D)的过程，热载流子(hot carrier)，

例如热电子(hot electron)，会被控制栅极12上的控制电压所吸引并且注入(inject)浮

动栅极14中。此时，浮动栅极14累积许多载流子(carrier)，因此可视为第一存储

状态(例如“0”)。

在未编程状态(not-programmed state)时，浮动栅极14中没有任何载流子(carrier)，

因此可视为第二存储状态(例如“1”)。

换句话说，在第一存储状态以及第二存储状态将造成浮动栅极晶体管的漏极电流

(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化。因此，根据漏极电流(id)

与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化即可得知浮动栅极晶体管的存

储状态。

然而，双多晶硅层的非挥发性存储器由于需要分开制作浮动栅极14以及控制栅极

12，因此需要较多的制作步骤才可完成，并且不相容于传统标准 CMOS晶体管的

制作工艺。

美国专利US6678190公开一种具可编程的单一多晶硅层非挥发性存储器。请参照

图2A，其所绘示为现有具可编程的单一多晶硅层非挥发性存储器示意图；图2B

所绘示为现有具可编程的单一多晶硅层非挥发性存储器的上视图；图2C所绘示为

现有具可编程的单一多晶硅层非挥发性存储器的电路图。

如图2A至图2C所示，现有具可编程的单一多晶硅层非挥发性存储器包括二个串

接(serially connected)的PMOS晶体管。第一PMOS晶体管作为选择晶体管

(select transistor)，其选择栅极(select gate)24连接至一选择栅极电压

(select gate voltage，V_SG)，p型源极掺杂区域

(p type source doped region)21连接至源极线电压(source line voltage，

V_SL)。再者，p型漏极掺杂区域22可视为第一PMOS晶体管的p型漏

极掺杂区域(p type drain doped region)与第二PMOS晶体管的p型第一掺杂区域相

互连接。第二PMOS晶体管上方包括一浮动栅极26，其p型第二掺杂区域23连接

至位线电压(bit line voltage，V_BL)。再者，该二PMOS晶体管制作于

一N型阱区(N-well，NW)其连接至一N型阱区电压(N-well voltage，

V_NW)。其中，第二PMOS晶体管作为浮动栅极晶体管。

再者，经由适当地控制选择栅极电压(V_SG)、源极线电压

(V_SL)、位线电压(V_BL)、以及N型阱区电压

(V_NW)即可以使现有具可编程的单一多晶硅层非挥发性存储器进入编

程状态、或者读取状态。

由于现有具可编程的单一多晶硅层非挥发性存储器中，2个PMOS晶体管各仅有一

个栅极24、26，因此可完全相容于传统标准CMOS晶体管的制作工艺。

然而，图1与第2图的非挥发性存储器仅具备可编程的功能，其仅可利用电气特性

将热载流子注入于浮动栅极中，并无法利用电气的特性来将浮动栅极中的存储载流

子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极中的存储载流

子，进而达成数据抹除的功能。因此，这类非挥发性存储器被称为具一次编程的存

储器(one time programming memory，简称OTP memory)。

因此，如何改进上述具可编程的单一多晶硅层非挥发性存储器，并且达成具可编程

可抹除的单一多晶硅层非挥发性存储器，也就是达成具多次编程 的存储器(multi-

times programming memory，简称MTP memory)即是本发明所欲达成的目的。

发明内容

本发明的目的在于提供一种具可编程可抹除的单一多晶硅层非挥发性存储器的制造

方法。针对现有非挥发性存储器进行改进达成具可编程可抹除的单一多晶硅层非挥

发性存储器。

为达上述目的，本发明提供一种具有可编程可抹除的单一多晶硅非挥发性存储器的

制作方法，包括下列步骤：形成一浮动栅极晶体管的栅极氧化层；将该浮动栅极晶

体管的一通道区域上方定义为该栅极氧化层的一第一部分，其中在一编程状态时，

多个载流子将通过该第一部分而注入于该浮动栅极晶体管；定义该栅极氧化层的一

第二部分，其中在一抹除状态时，该些载流子将通过该第二部分而退出该浮动栅极

晶体管；以及在该栅极氧化层上形成一多晶硅栅极；其中，该栅极氧化层的该第一

部分的厚度相异于该栅极氧化层的该第二部分的厚度。

本发明有关于一种具有可编程可抹除的单一多晶硅非挥发性存储器的制作方法，包

括下列步骤：在一第一型基板中定义一第一区域与一第二区域；在该第一区域中形

成一第二型阱区；在该第一区域的表面上形成一第一栅极氧化层与一第二栅极氧化

层，其中该第二栅极氧化层延伸并相邻于该第二区域，且该第二栅极氧化层的一第

一部分位于该第一区域上方，该栅极氧化层的一第二部分位于该第二区域上方；处

理该第二栅极氧化层，使得该第一部分的厚度相异于该第二部分的厚度；在该第一

栅极氧化层与该第二栅极氧化层上形成二个多晶硅栅极；以及在该第二区域中形成

一第二型掺杂区以及在该第二型阱区中形成多个第一型掺杂区。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附

附图，作详细说明如下：

附图说明

图1为现有具可编程的双多晶硅层非挥发性存储器示意图；

图2A～图2C为现有具可编程的单一多晶硅层非挥发性存储器示意图；

图3A～图3D为本发明具可编程可抹除的单一多晶硅层非挥发性存储器 的第一实

施例；

图4为利用标准CMOS制作工艺来制造本发明非挥发性存储器的流程图；

图5A至图5H为利用标准CMOS制作工艺所完成的非挥发性存储器；

图6为栅极氧化层厚度与抹除线电压(V_EL)之间的关系。

主要元件符号说明

12：控制栅极

14、36：浮动栅极

21：p型源极掺杂区域

22：p型漏极掺杂区域

23：p型第二掺杂区域

24：选择栅极

26：浮动栅极

31：p型源极掺杂区域

32：p型漏极掺杂区域

33：p型第二掺杂区域

34：选择栅极

35：抹除栅区域

362：栅极氧化层

362a：第一部分

362b：第二部分

38：n型掺杂区域

39：隔离结构

具体实施方式

请参照图3A～图3D，其所绘示为本发明具有可编程可抹除的单一多晶硅层非挥发

性存储器的第一实施例。其中，图3A为第一实施例的上视图；图3B为第一实施

例的第一方向(a1 a2方向)剖视图；3C为第一实施例的第二方向(b1 b2方向)剖视图；

以及，图3D为第一实施例的等效电路图。

由图3A与图3B可知，本发明第一实施例中包括二个串接的PMOS晶 体管制作于

一N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域31、32、33，在三个

p型掺杂区域31、32、33之间的表面上方包括二个栅极氧化层342、362以及由多

晶硅(polysilicon)所组成的栅极34、36。再者，位于N型阱区NW上方二个栅极34、

36为p型漏极掺杂的多晶硅(polysilicon)栅极34、36。

第一PMOS晶体管作为选择晶体管，其栅极34(可称为选择栅极)连接至一选择栅

极电压(V_SG)，p型源极掺杂区域31连接至源极线电压

(V_SL)。再者，p型漏极掺杂区域32可视为第一PMOS晶体管的p型

漏极掺杂区域与第二PMOS晶体管的p型第一掺杂区域相互连接。第二PMOS晶

体管上方包括一栅极36(可称为浮动栅极)，其p型第二掺杂区域33连接至位线电

压(V_BL)。而N型阱区(NW)连接至一N型阱区电压

(V_NW)。其中，第二PMOS晶体管作为浮动栅极晶体管。

由图3A与图3C可知，本发明实施例中还包括一个NMOS晶体管，或者可说包括

一浮动栅极36、栅极氧化层362以及一个抹除栅区域(erase gate region)35所组合而

成的元件。而NMOS晶体管制作于一P型阱区(PW)中。再者，一双扩散漏极

(double diffused drain，DDD)掺杂区37形成于n型掺杂区域38与P型阱区(PW)之

间。换言之，抹除栅区域35包括P型阱区(PW)、双扩散漏极(DDD)掺杂区37以及

n型掺杂区域38。

如图3A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36

可视为NMOS晶体管的栅极，而n型掺杂区域38与双扩散漏极(DDD)掺杂区37

可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38

连接至抹除线电压(erase line voltage，V_EL)。而P型阱区(PW)连接至

一P型阱区电压(V_PW)。再者，由图3C可知，浮动栅极36下方的栅

极氧化层362包括二个部分362a、362b。栅极氧化层362的第一部分362a形成于

浮动栅极晶体管(第二PMOS晶体管)上；栅极氧化层362的第二部分362b形成于

NMOS晶体管上或者可说是形成于抹除栅区域35的上方。在本发明的实施例中，

栅极氧化层362第一部分362a的厚度将大于栅极氧化层362第二部分362b的厚度。

再者，抹除栅区域35与N型阱区(NW)之间形成隔离结构(isolating structure)39，此

隔离结构39例如为浅沟槽隔离(shallow trench isolation，STI)。

如图3D所示，抹除栅区域35实际上可以视为一穿透电容器(tunneling capacitor)用

以退出(eject)存储在浮动栅极36中的载流子。亦即，经由穿透电容器，使得存储

的载流子离开非挥发性存储器。

请参照图4，其所绘示为利用标准CMOS制作工艺来制造本发明非挥发性存储器

的流程图。这些制造流程包括：浅沟槽隔离结构形成步骤(S402)、N型阱区形成步

骤(S404)、输出入栅极氧化层(IO gate oxide)形成步骤(S406)、n型双扩散漏极(DDD)

掺杂区形成步骤(S408)、P型阱区形成步骤(S410)、输出入栅极氧化层蚀刻步骤

(S412)、多晶硅栅极形成步骤(S413)、以及定义掺杂区(doped region definition)步骤

(S416)。

图5A至图5H为利用标准CMOS制作工艺所完成的非挥发性存储器。图5A至图

5H仅绘示上视图以及(b1b2方向)的剖视图。

如图5A所示，经过浅沟槽隔离结构形成步骤后，可在P型基板(p-substrate)上定义

出二个分隔的A区域与B区域。如图5A所示，浅沟槽隔离结构(STI)39形成于P

型基板内。再者，本发明的二个串接的PMOS晶体管将会制作于A区域，抹除栅

区域将会制作于B区域。

在进行N型阱区形成步骤时，仅有A区域被暴露出来并且于A区域中形成N型阱

区。如图5B所示，N型阱区已经形成于P型基板内。

在输出入栅极氧化层形成步骤之后，如图5C所示，二个栅极氧化层362、342形

成于P型基板的表面。此二个栅极氧化层362、342将会运用于串接的二个PMOS

晶体管。再者，其中一个栅极氧化层362向外延伸并相邻于B区域。

在n型双扩散漏极(DDD)掺杂区形成步骤前，利用一掩模层(mask layer)368，例如

光致抗蚀剂掩模层或者SiN硬掩模层，盖住p型基板并且仅露出B区域。接着，

如图5D所示，在n型双扩散漏极(DDD)掺杂区形成步骤后，n型双扩散漏极(DDD)

掺杂区37即形成于p型基板中。

上述的掩模层368在P型阱区形成步骤中还会再使用一次。如图5E所示，在n型

双扩散漏极(DDD)掺杂区37下方形成P型阱区。当然，由于n型双扩散漏极(DDD)

掺杂区37下方原本就是p型基板，所以P型阱区形成步骤可以选择性地予以省

略。

上述的掩模层368在输出入栅极氧化层蚀刻步骤中还会再使用。在输出入栅极氧化

层蚀刻步骤中，B区域上的栅极氧化层362会被蚀刻。因此，如图5F所示，被掩

模层368所保护的栅极氧化层362的第一部分362a，其厚 度大于栅极氧化层362

的第二部分362b。在此蚀刻步骤中，可以利用一短回路回授系统

(short loop feedback system)来精确地监测栅极氧化层362蚀刻的厚度。

接着移除掩模层368，并进行多晶硅栅极形成步骤。如图5G所示，完成多晶硅栅

极形成步骤后，二个多晶硅栅极24、36覆盖在二个栅极氧化层362、342上方。

在定义掺杂区步骤中，分别形成n型掺杂区域与p型掺杂区域。如图5H所示，n

型掺杂区域38形成于n型双扩散漏极(DDD)掺杂区37内。另外，p型掺杂区域31、

32、33形成于N型阱区(NW)中，并且形成二个串接的PMOS晶体管。因此，即完

成本发明具可编程可抹除的单一多晶硅层非挥发性存储器。

请参照图6，其所绘示为栅极氧化层厚度与抹除线电压(V_EL)之间的关

系。在标准的CMOS耐压5V制作工艺中，栅极氧化层362的厚度约为13nm，因

此需要的抹除线电压(V_EL)约为15V～16V才能够将浮动栅极36中的

存储载流子退出非挥发性存储器。然而，过高的抹除线电压(V_EL)会造

成抹除栅区域35的接面击穿(junction breakdown)。根据本发明的实施例，一部分

(第二部分362b)的栅极氧化层362会被蚀刻至约7nm，使得其厚度会小于栅极氧化

层362的其他部分(第一部分362a)。如此，可以将抹除线电压(V_EL)降

至约10V～11V。

在编程状态时，热载流子(例如电子)经过浮动栅极36对应的通道区时，热载流子

即通过栅极氧化层362的第一部分362a而注入浮动栅极36中。在抹除状态时，存

储在浮动栅极36的存储载流子(电子)将由浮动栅极36被拉出。亦即，存储载流子

会通过栅极氧化层362的第二部分362b，并经由n型掺杂区域38与n型双扩散漏

极(DDD)掺杂区37离开非挥发性存储器。换句话说，热载流子注入浮动栅极36所

经过的第一部分362a，其厚度会大于存储载流子退出浮动栅极36所经过的第二部

分362b。

由以上的说明可知，本发明可以在非挥发性存储器上提供较低的抹除线电压

(V_EL)。并且利用较低的抹除线电压(V_EL)来改变非挥发性

存储器中的存储状态。

综上所述，虽然已结合以上较佳实施例公开了本发明，然而其并非用以限定本发明。

本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神 和范围内，可作各

种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。